JPH07105446B2 - Ｍｏｓ型半導体装置の入力保護回路 - Google Patents
Ｍｏｓ型半導体装置の入力保護回路Info
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- JPH07105446B2 JPH07105446B2 JP63003612A JP361288A JPH07105446B2 JP H07105446 B2 JPH07105446 B2 JP H07105446B2 JP 63003612 A JP63003612 A JP 63003612A JP 361288 A JP361288 A JP 361288A JP H07105446 B2 JPH07105446 B2 JP H07105446B2
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- gate
- circuit
- protection element
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Emergency Protection Circuit Devices (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体装置の入力保護回路に係り、特にMOS
型集積回路の入力ゲート保護を行なうMOS型半導体装置
の入力保護回路に関する。
型集積回路の入力ゲート保護を行なうMOS型半導体装置
の入力保護回路に関する。
（従来の技術） 半導体集積回路（以下、ICと称する）をパッケージに封
止した後に市場でしばしば問題となることに、ESD（Ele
ctro Static Discharge）による破壊がある。これ
は、外部の帯電した人、機械等の物体がICのピンに触れ
た時に電荷がICピンから内部に流れ込み、入力段のゲー
トに過度の電圧が加わってゲート破壊に至る現象であ
る。このため、何等かの手段を講じてゲートに印加され
る電圧をクランプし、過度のストレスからゲートを保護
する必要がある。
止した後に市場でしばしば問題となることに、ESD（Ele
ctro Static Discharge）による破壊がある。これ
は、外部の帯電した人、機械等の物体がICのピンに触れ
た時に電荷がICピンから内部に流れ込み、入力段のゲー
トに過度の電圧が加わってゲート破壊に至る現象であ
る。このため、何等かの手段を講じてゲートに印加され
る電圧をクランプし、過度のストレスからゲートを保護
する必要がある。
従来では第11図の回路図に示すように、入力パッド51の
近くにダイオードやバイポーラトランジスタ等からなる
保護素子52を設け、入力段のMOSトランジスタ53のゲー
トに過大電圧が印加されないように保護素子52で電圧ク
ランプを行なうようにしている。このように従来回路の
場合には保護素子を入力パッドの近くに設けるようにし
ている。その理由は保護素子がラッチアップの発生源に
なる等、内部に悪影響を与える恐れがあるからである。
従って、保護素子は内部回路から極力距離を離し、悪影
響を与えないようにしている。
近くにダイオードやバイポーラトランジスタ等からなる
保護素子52を設け、入力段のMOSトランジスタ53のゲー
トに過大電圧が印加されないように保護素子52で電圧ク
ランプを行なうようにしている。このように従来回路の
場合には保護素子を入力パッドの近くに設けるようにし
ている。その理由は保護素子がラッチアップの発生源に
なる等、内部に悪影響を与える恐れがあるからである。
従って、保護素子は内部回路から極力距離を離し、悪影
響を与えないようにしている。
ところが、保護すべき入力ゲートの酸化膜が十分に厚い
場合には、従来の保護回路でも充分な効果を得ることが
できた。しかち、最近のゲート酸化膜の薄膜化に従い、
従来の保護回路だけでは不十分な場合がでてきた。例え
ば、上記従来回路において保護素子52としてチャネル幅
が500μｍ、ソース，ドレイン拡散領域の間隔が2.4μｍ
のアルミフィールドトランジスタ（バイポーラトランジ
スタと等価）を使用し、入力段のMOSトランジスタ53の
ゲート酸化膜厚を250Åとした場合、アルミフィールド
トランジスタにおけるpn接合のブレークダウン電圧は15
V程度になる。従って、入力ゲートに加わる電界は高々6
MV/cmであり、本来ならばこの程度の電圧でクランプす
ればゲート破壊には至らない。
場合には、従来の保護回路でも充分な効果を得ることが
できた。しかち、最近のゲート酸化膜の薄膜化に従い、
従来の保護回路だけでは不十分な場合がでてきた。例え
ば、上記従来回路において保護素子52としてチャネル幅
が500μｍ、ソース，ドレイン拡散領域の間隔が2.4μｍ
のアルミフィールドトランジスタ（バイポーラトランジ
スタと等価）を使用し、入力段のMOSトランジスタ53の
ゲート酸化膜厚を250Åとした場合、アルミフィールド
トランジスタにおけるpn接合のブレークダウン電圧は15
V程度になる。従って、入力ゲートに加わる電界は高々6
MV/cmであり、本来ならばこの程度の電圧でクランプす
ればゲート破壊には至らない。
しかしながら、ESD評価法も最近では従来のEIAJ規格か
らmil規格に代わりつつあり、このmil規格の評価条件
（100pF、1.5KΩ）で上記従来の保護回路を評価したと
ころ、±1400Vのゲート破壊が起こった。前記のよう
に、正極性方向では6MV/cm、負極性方向ではこれよりも
はるかに低い電界がかかり、破壊に至るわけがないの
に、実際には正、負両極性方向ともゲート破壊が起こっ
ている。この原因は必ずしも正確には解明されていない
が、内部のインダクタンス成分の影響であると思われ
る。IC内部では入力パッド付近に設けられた保護素子か
ら内部回路（入力段ゲート）までの間には通常、数mmの
距離のアルミニウムによる配線が存在している。そし
て、この配線には図示するように例えば数10nH程度のイ
ンダクタンス成分Ｌが存在している。
らmil規格に代わりつつあり、このmil規格の評価条件
（100pF、1.5KΩ）で上記従来の保護回路を評価したと
ころ、±1400Vのゲート破壊が起こった。前記のよう
に、正極性方向では6MV/cm、負極性方向ではこれよりも
はるかに低い電界がかかり、破壊に至るわけがないの
に、実際には正、負両極性方向ともゲート破壊が起こっ
ている。この原因は必ずしも正確には解明されていない
が、内部のインダクタンス成分の影響であると思われ
る。IC内部では入力パッド付近に設けられた保護素子か
ら内部回路（入力段ゲート）までの間には通常、数mmの
距離のアルミニウムによる配線が存在している。そし
て、この配線には図示するように例えば数10nH程度のイ
ンダクタンス成分Ｌが存在している。
いま、第11図回路の入力パッド51にESDストレスが印加
され、第12図（ａ）に示すような高電位が入力された
時、保護素子52が設けられているノード付近の電位は第
12図（ｂ）に示すようにそのブレークダウン電圧V1にク
ランプされる。ところが、このような急激な電位変化が
起こった時には上記インダクタンス成分Ｌの影響で入力
ゲート付近のノードの電位は第12図（ｃ）に示すように
激しく振動する。このため、入力ゲートに印加される電
圧が、保護素子でクランプされる電圧よりも一時的に高
くなり、この時のゲート酸化膜にかかるストレスによっ
てゲート破壊が起こる。
され、第12図（ａ）に示すような高電位が入力された
時、保護素子52が設けられているノード付近の電位は第
12図（ｂ）に示すようにそのブレークダウン電圧V1にク
ランプされる。ところが、このような急激な電位変化が
起こった時には上記インダクタンス成分Ｌの影響で入力
ゲート付近のノードの電位は第12図（ｃ）に示すように
激しく振動する。このため、入力ゲートに印加される電
圧が、保護素子でクランプされる電圧よりも一時的に高
くなり、この時のゲート酸化膜にかかるストレスによっ
てゲート破壊が起こる。
このような対策として考えられるのは、内部回路の電位
な揺動しないようにすることである。そのためには第13
図もしくは第14図の回路図に示すように、多結晶シリコ
ン層からなる入力保護抵抗Ｒを挿入することにより、寄
生的に生じている容量ＣとでCRフィルタ回路を構成し、
このフィルタ回路で上記の振動を吸収するものである。
従来、入力保護としてよく使用されていた多結晶シリコ
ン層による抵抗と保護ダイオードとの組合わせはこの方
式に相当する。しかしながら、多結晶シリコン層からな
る入力保護抵抗はESDストレスに対しては弱く、また、
振動の吸収をより効率的に行なわせるためにその抵抗値
を大きくすると通常の信号印加時における遅延時間が増
大し、メモリIC等ではアクセスタイムが遅れる原因とな
る。
な揺動しないようにすることである。そのためには第13
図もしくは第14図の回路図に示すように、多結晶シリコ
ン層からなる入力保護抵抗Ｒを挿入することにより、寄
生的に生じている容量ＣとでCRフィルタ回路を構成し、
このフィルタ回路で上記の振動を吸収するものである。
従来、入力保護としてよく使用されていた多結晶シリコ
ン層による抵抗と保護ダイオードとの組合わせはこの方
式に相当する。しかしながら、多結晶シリコン層からな
る入力保護抵抗はESDストレスに対しては弱く、また、
振動の吸収をより効率的に行なわせるためにその抵抗値
を大きくすると通常の信号印加時における遅延時間が増
大し、メモリIC等ではアクセスタイムが遅れる原因とな
る。
次に考えられることは、保護素子を入力ゲートの付近に
設けることである。この保護素子から入力ゲートに至る
までの経路にインダクタンス成分がなく、入力電位をそ
こでクランプできるならばゲートに過度なストレスが加
わることはない。しかし、この保護素子では大電流を流
す必要があり、この保護素子が内部回路のすぐ近くに存
在すると前記のようにこれがラッチアップの発生源にな
る等、内部に悪影響を及ぼすことになる。
設けることである。この保護素子から入力ゲートに至る
までの経路にインダクタンス成分がなく、入力電位をそ
こでクランプできるならばゲートに過度なストレスが加
わることはない。しかし、この保護素子では大電流を流
す必要があり、この保護素子が内部回路のすぐ近くに存
在すると前記のようにこれがラッチアップの発生源にな
る等、内部に悪影響を及ぼすことになる。
（発明が解決しようとする課題） このように従来ではゲート酸化膜が薄膜化されるに従
い、MOS型半導体装置における入力保護を効果的に行な
うことができないという問題点がある。
い、MOS型半導体装置における入力保護を効果的に行な
うことができないという問題点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、今後のゲート酸化膜の薄膜化に対応
し、十分に高いESD耐圧を有するMOS型半導体装置の入力
保護回路を提供することにある。
あり、その目的は、今後のゲート酸化膜の薄膜化に対応
し、十分に高いESD耐圧を有するMOS型半導体装置の入力
保護回路を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明はMOS型半導体装置の入力保護回路では、入力
パッドの近傍に過大入力電位をクランプするための第１
の保護素子を設けると共に、入力段のMOSトランジスタ
のゲート近傍にも第２の保護素子を設け、上記第１の保
護素子を経由した入力電位を入力段のMOSトランジスタ
のゲートに供給する配線のアルミニウムによって構成す
るようにしている。
パッドの近傍に過大入力電位をクランプするための第１
の保護素子を設けると共に、入力段のMOSトランジスタ
のゲート近傍にも第２の保護素子を設け、上記第１の保
護素子を経由した入力電位を入力段のMOSトランジスタ
のゲートに供給する配線のアルミニウムによって構成す
るようにしている。
また、入力段のMOSトランジスタのゲートと第２の保護
素子とをアルミニウムによる配線で接続するようにして
いる。しかもその距離は200μｍ以内にされている。
素子とをアルミニウムによる配線で接続するようにして
いる。しかもその距離は200μｍ以内にされている。
（作用） この発明の入力保護回路では、入力パッドの近傍には従
来回路の場合と同様に保護素子を設けることにより入力
パッドに印加される過大電圧をクランプし、さらに入力
段のMOSトランジスタのゲートの近傍にも保護素子を設
けることにより、インダクタンス成分の影響で入力ゲー
ト付近のノードに発生する電位振動を吸収するようにし
ている。ここで、入力段のMOSトランジスタのゲートの
近傍に設けられた保護素子では小さな電位振動を吸収す
るだけであるため、ラッチアップの発生源になる等、内
部に悪影響を与える恐れはない。
来回路の場合と同様に保護素子を設けることにより入力
パッドに印加される過大電圧をクランプし、さらに入力
段のMOSトランジスタのゲートの近傍にも保護素子を設
けることにより、インダクタンス成分の影響で入力ゲー
ト付近のノードに発生する電位振動を吸収するようにし
ている。ここで、入力段のMOSトランジスタのゲートの
近傍に設けられた保護素子では小さな電位振動を吸収す
るだけであるため、ラッチアップの発生源になる等、内
部に悪影響を与える恐れはない。
また、入力段のMOSトランジスタのゲートと第２の保護
素子とをアルミニウムによる配線で接続するようにして
おり、その距離が200μｍ以内にされているので、両者
間にはほとんどインダクタンス成分が存在せず、第２の
保護素子付近では電位振動が発生することはない。
素子とをアルミニウムによる配線で接続するようにして
おり、その距離が200μｍ以内にされているので、両者
間にはほとんどインダクタンス成分が存在せず、第２の
保護素子付近では電位振動が発生することはない。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図はこの発明の入力保護回路の一実施例の構成を示
す回路図である。図において、入力パッド11の近傍には
第１の保護素子としてのアルミフィールドトランジスタ
12の一端（コレクタ側）が接続されており、このトラン
ジスタ12の他端（エミッタ側）はアース電位VSSに接続
されている。さらに上記入力パッド11にはアルミニウム
によって構成された配線13を介して入力段のMOSトラン
ジスタ14のゲートが接続されている。さらに、このトラ
ンジスタ14のゲートの近傍には第２の保護素子としての
pn接合ダイオード15のカソードが接続されており、この
ダイオード15のアノードはアース電位VSSに接続されて
いる。なお、上記アルミニウムによる配線13には従来の
場合と同様にインダクタンス成分Ｌが存在している。
す回路図である。図において、入力パッド11の近傍には
第１の保護素子としてのアルミフィールドトランジスタ
12の一端（コレクタ側）が接続されており、このトラン
ジスタ12の他端（エミッタ側）はアース電位VSSに接続
されている。さらに上記入力パッド11にはアルミニウム
によって構成された配線13を介して入力段のMOSトラン
ジスタ14のゲートが接続されている。さらに、このトラ
ンジスタ14のゲートの近傍には第２の保護素子としての
pn接合ダイオード15のカソードが接続されており、この
ダイオード15のアノードはアース電位VSSに接続されて
いる。なお、上記アルミニウムによる配線13には従来の
場合と同様にインダクタンス成分Ｌが存在している。
このような構成において、入力パッド11が接続されてい
るICの入力ピン（図示せず）にESDによるストレスが加
わった場合、注ぎ込まれたエネルギーの大半はアルミフ
ィールドトランジスタ12を介してアース電位に放電され
る。この点については前記第11図の従来回路と同様であ
る。そして、従来回路におけるゲート破壊の原因は、前
記のようにインダクタンス成分Ｌの存在によって発生す
る、エネルギーこそ小さいが非常に高い電圧ストレスが
入力段のMOSトランジスタ14のゲート酸化膜にかかるこ
とである。
るICの入力ピン（図示せず）にESDによるストレスが加
わった場合、注ぎ込まれたエネルギーの大半はアルミフ
ィールドトランジスタ12を介してアース電位に放電され
る。この点については前記第11図の従来回路と同様であ
る。そして、従来回路におけるゲート破壊の原因は、前
記のようにインダクタンス成分Ｌの存在によって発生す
る、エネルギーこそ小さいが非常に高い電圧ストレスが
入力段のMOSトランジスタ14のゲート酸化膜にかかるこ
とである。
この実施例回路では、上記MOSトランジスタ14のゲート
の近傍にも保護素子としてのpn接合ダイオード15が設け
られている。このため、従来ではMOSトランジスタのゲ
ートにそのまま加わっていた電圧がこのダイオード15に
よってクランプされるので、このトランジスタ14のゲー
ト酸化膜が薄膜化され、極めて薄くされていても、ゲー
ト破壊が起こり恐れはない。すなわち、この実施例によ
ればESD耐圧の向上を図ることができる。
の近傍にも保護素子としてのpn接合ダイオード15が設け
られている。このため、従来ではMOSトランジスタのゲ
ートにそのまま加わっていた電圧がこのダイオード15に
よってクランプされるので、このトランジスタ14のゲー
ト酸化膜が薄膜化され、極めて薄くされていても、ゲー
ト破壊が起こり恐れはない。すなわち、この実施例によ
ればESD耐圧の向上を図ることができる。
第２図は上記実施例の第１の変形例の構成を示す回路図
である。上記第１の実施例回路では入力パッド11の近傍
に設けられる第１の保護素子としてアルミフィールドト
ランジスタ12を用いる場合について説明したが、この変
形例回路の場合には、正極性の高電圧をクランプするた
めのpn接合ダイオード16を配線13とアース電圧VSSとの
間に接続すると共に、負極性の高電圧をクランプするた
めのpn接合ダイオード16を配線13と電源電位VCCとの間
に接続することにより、正、負両極性の高電圧をクラン
プするようにしたものである。
である。上記第１の実施例回路では入力パッド11の近傍
に設けられる第１の保護素子としてアルミフィールドト
ランジスタ12を用いる場合について説明したが、この変
形例回路の場合には、正極性の高電圧をクランプするた
めのpn接合ダイオード16を配線13とアース電圧VSSとの
間に接続すると共に、負極性の高電圧をクランプするた
めのpn接合ダイオード16を配線13と電源電位VCCとの間
に接続することにより、正、負両極性の高電圧をクラン
プするようにしたものである。
第３図は上記実施例の第２の変形例の構成を示す回路図
である。この変形例回路の場合には、第１図の実施例回
路に対して負極性の高電圧をクランプするためのアルミ
フィールドトランジスタ18を追加するようにしたもので
ある。このように第１の保護素子としては種々のものを
使用することができる。
である。この変形例回路の場合には、第１図の実施例回
路に対して負極性の高電圧をクランプするためのアルミ
フィールドトランジスタ18を追加するようにしたもので
ある。このように第１の保護素子としては種々のものを
使用することができる。
第４図は上記実施例の第３の変形例の構成を示す回路図
である。上記第１の実施例回路では入力段のMOSトラン
ジスタ14のゲートの近傍に設けられる第２の保護素子と
してpnダイオード15を用いる場合について説明したが、
この変形例回路の場合には、ソース，ドレインが上記配
線13に接続されたMOSトランジスタ19を用いるようにし
たものである。なお、このトランジスタ19のゲートはア
ース電位VSSに接続されている。
である。上記第１の実施例回路では入力段のMOSトラン
ジスタ14のゲートの近傍に設けられる第２の保護素子と
してpnダイオード15を用いる場合について説明したが、
この変形例回路の場合には、ソース，ドレインが上記配
線13に接続されたMOSトランジスタ19を用いるようにし
たものである。なお、このトランジスタ19のゲートはア
ース電位VSSに接続されている。
前記pn接合ダイオード15を用いた場合のクランプ電圧は
その接合のブレークダウン電圧となるが、この変形例回
路のようにMOSトランジスタを用いた場合のクランプ電
圧はサーフェースブレークダウン電圧となる。一般にMO
Sトランジスタにおけるサーフェースブレークダウン電
圧はpn接合のブレークダウン電圧よりも小さいため、第
２の保護素子としてMOSトランジスタ19を用いたときに
はゲート酸化膜に加わる電圧ストレスをより低下させる
ことができる。
その接合のブレークダウン電圧となるが、この変形例回
路のようにMOSトランジスタを用いた場合のクランプ電
圧はサーフェースブレークダウン電圧となる。一般にMO
Sトランジスタにおけるサーフェースブレークダウン電
圧はpn接合のブレークダウン電圧よりも小さいため、第
２の保護素子としてMOSトランジスタ19を用いたときに
はゲート酸化膜に加わる電圧ストレスをより低下させる
ことができる。
第５図は上記実施例の第４の変形例の構成を示す回路図
であり、上記第４図の変形回路におけるMOSトランジス
タ19のゲートを電源電位VCCに接続するようにしたもの
である。このようにMOSトランジスタ19のゲートの電源
電位VCCに接続することにより、電圧ストレスの印加時
にはゲートが仮想接地となり、通常の信号電圧が印加さ
れる動作時のサーフェースブレークダウン電圧よりも低
いサーフェースブレークダウン電圧を得ることができ
る。このように第２の保護素子としても種々のものを使
用することができる。
であり、上記第４図の変形回路におけるMOSトランジス
タ19のゲートを電源電位VCCに接続するようにしたもの
である。このようにMOSトランジスタ19のゲートの電源
電位VCCに接続することにより、電圧ストレスの印加時
にはゲートが仮想接地となり、通常の信号電圧が印加さ
れる動作時のサーフェースブレークダウン電圧よりも低
いサーフェースブレークダウン電圧を得ることができ
る。このように第２の保護素子としても種々のものを使
用することができる。
第６図は上記第４図及び第５図の変形例回路でそれぞれ
使用されるMOSトランジスタ19の素子構造を示す断面図
である。ｐ型の半導体領域20上にはソース，ドレインと
なるn+型領域21、22が形成されており、この両領域は前
記配線13に共通に接続されている。また、上記n+型領域
21、22相互間のチャネル領域上にはゲート23が形成され
ており、このゲート23はアース電位VSSもしくは電源電
圧VCCに接続される。
使用されるMOSトランジスタ19の素子構造を示す断面図
である。ｐ型の半導体領域20上にはソース，ドレインと
なるn+型領域21、22が形成されており、この両領域は前
記配線13に共通に接続されている。また、上記n+型領域
21、22相互間のチャネル領域上にはゲート23が形成され
ており、このゲート23はアース電位VSSもしくは電源電
圧VCCに接続される。
第７図は上記実施例回路及び各変形例回路の入力パッド
に対して高電圧を印加した時の破壊率（％）を従来回路
と比較して示す特性図である。図中の特性ａは前記第13
図に示す従来回路において、多結晶シリコン層による抵
抗Ｒの幅が20μｍでその値が200Ω、インダクタンス成
分Ｌの値が20nH、保護素子52としてチャネル幅が50μ
ｍ、拡散領域の間隔が2.4μｍのアルミフィールドトラ
ンジスタを使用した場合のものである。この場合に破壊
が起こるのは多結晶シリコン層による抵抗Ｒであり、そ
の耐圧は±1000Vと最も低い。図中の特性ｂは前記第11
図に示す従来回路の保護素子52としてチャネル幅が500
μｍ、拡散領域の間隔が2.4μｍのアルミフィールドト
ランジスタを使用した場合のものである。この場合に破
壊されるのは入力段トランジスタ53のゲート酸化膜であ
り、その耐圧は±1400Vと特性ａの次に低い。図中の特
性ｃは前記第11図に示す従来回路の保護素子52としてチ
ャネル幅が300μｍ、拡散領域の間隔が2.4μｍのアルミ
フィールドトランジスタとチャネル幅が100μｍ、拡散
領域の間隔が2.4μｍのアルミフィールドトランジスタ
とを使用し、その間に拡散抵抗を配置した場合のもので
ある。この場合にも破壊されるのは入力段トランジスタ
53のゲート酸化膜であり、その耐圧は±2000Vと特定ｂ
の次に低い。
に対して高電圧を印加した時の破壊率（％）を従来回路
と比較して示す特性図である。図中の特性ａは前記第13
図に示す従来回路において、多結晶シリコン層による抵
抗Ｒの幅が20μｍでその値が200Ω、インダクタンス成
分Ｌの値が20nH、保護素子52としてチャネル幅が50μ
ｍ、拡散領域の間隔が2.4μｍのアルミフィールドトラ
ンジスタを使用した場合のものである。この場合に破壊
が起こるのは多結晶シリコン層による抵抗Ｒであり、そ
の耐圧は±1000Vと最も低い。図中の特性ｂは前記第11
図に示す従来回路の保護素子52としてチャネル幅が500
μｍ、拡散領域の間隔が2.4μｍのアルミフィールドト
ランジスタを使用した場合のものである。この場合に破
壊されるのは入力段トランジスタ53のゲート酸化膜であ
り、その耐圧は±1400Vと特性ａの次に低い。図中の特
性ｃは前記第11図に示す従来回路の保護素子52としてチ
ャネル幅が300μｍ、拡散領域の間隔が2.4μｍのアルミ
フィールドトランジスタとチャネル幅が100μｍ、拡散
領域の間隔が2.4μｍのアルミフィールドトランジスタ
とを使用し、その間に拡散抵抗を配置した場合のもので
ある。この場合にも破壊されるのは入力段トランジスタ
53のゲート酸化膜であり、その耐圧は±2000Vと特定ｂ
の次に低い。
これに対して図中の特性ｄは第２の保護素子として前記
第５図に示すMOSトランジスタ19を用いたこの発明回路
の場合のものである。なお、第１の保護素子であるアル
ミフィールドトランジスタ11のチャネル幅及び拡散領域
の間隔は、特性ａ及びｂの場合と同様に500μｍ、2.4μ
ｍとした。この場合の耐圧は±3000V以上あることが確
認された。このようにこの発生回路によればESD耐圧を
従来よりも大幅に改善することができる。
第５図に示すMOSトランジスタ19を用いたこの発明回路
の場合のものである。なお、第１の保護素子であるアル
ミフィールドトランジスタ11のチャネル幅及び拡散領域
の間隔は、特性ａ及びｂの場合と同様に500μｍ、2.4μ
ｍとした。この場合の耐圧は±3000V以上あることが確
認された。このようにこの発生回路によればESD耐圧を
従来よりも大幅に改善することができる。
第８図は上記実施例の入力保護回路を実際にCMOS−IC内
に形成した場合の、一つの入力パッドに関係した部分の
みを抽出して示すパターン平面図である。図中の30はア
ルミニウムで構成された入力パッドである。この入力パ
ッド30はアルミニウムによる配線31を経由して第１の保
護素子として前記アルミフィールドトランジスタ12に接
続されている。このアルミフィールドトランジスタ12の
拡散領域はｎ型である。
に形成した場合の、一つの入力パッドに関係した部分の
みを抽出して示すパターン平面図である。図中の30はア
ルミニウムで構成された入力パッドである。この入力パ
ッド30はアルミニウムによる配線31を経由して第１の保
護素子として前記アルミフィールドトランジスタ12に接
続されている。このアルミフィールドトランジスタ12の
拡散領域はｎ型である。
さらに上記配線31はその上部に図示しない他の配線を通
過させる必要があるため、ジャンパー配線としての多結
晶シリコン層による配線32を介して内部回路をアルミニ
ウムによる配線33と接続されている。また、この配線33
はガードリング領域34で囲まれた回路ブロック35内で入
力段トランジスタとしてＰチャネルMOSトランジスタ
（図示せず）のゲートとなる多結晶シリコン層36と接続
されており、さらにガードリング領域37で囲まれた回路
ブロック38内で入力段トランジスタとしてのＮチャネル
MOSトランジスタ（図示せず）のゲートとなる多結晶シ
リコン層39と接続されている。さらに上記回路ブロック
38内では、アルミニウムによる配線33が第２の保護素子
である前記ダイオード15のカソードとなるｎ型拡散領域
40と接続されている。ここで、このｎ型拡散領域40と上
記多結晶シリコ層36、39との間の配線33の距離は高々20
0μｍ以内であり、かつ配線33がアルミニウムで構成さ
れているので両者間にはほとんどインダクタンス成分が
存在せず、MOSトランジスタのゲートに電位振動が伝わ
ることはない。
過させる必要があるため、ジャンパー配線としての多結
晶シリコン層による配線32を介して内部回路をアルミニ
ウムによる配線33と接続されている。また、この配線33
はガードリング領域34で囲まれた回路ブロック35内で入
力段トランジスタとしてＰチャネルMOSトランジスタ
（図示せず）のゲートとなる多結晶シリコン層36と接続
されており、さらにガードリング領域37で囲まれた回路
ブロック38内で入力段トランジスタとしてのＮチャネル
MOSトランジスタ（図示せず）のゲートとなる多結晶シ
リコン層39と接続されている。さらに上記回路ブロック
38内では、アルミニウムによる配線33が第２の保護素子
である前記ダイオード15のカソードとなるｎ型拡散領域
40と接続されている。ここで、このｎ型拡散領域40と上
記多結晶シリコ層36、39との間の配線33の距離は高々20
0μｍ以内であり、かつ配線33がアルミニウムで構成さ
れているので両者間にはほとんどインダクタンス成分が
存在せず、MOSトランジスタのゲートに電位振動が伝わ
ることはない。
また、ダイオード15のカソードとなる上記ｎ型拡散領域
40の面積は10μm2以下と非常に小さいため、ラッチアッ
プ特性の悪化はほとんど無い。
40の面積は10μm2以下と非常に小さいため、ラッチアッ
プ特性の悪化はほとんど無い。
第９図はこの発明の他の実施例による構成を示す回路図
である。この実施例回路では第１の保護素子としてのア
ルミフィールドトランジスタ12と第２の保護素子として
のダイオード15との間に配線13の途中に抵抗Ｒを挿入す
るようにしたものである。抵抗Ｒの値は200Ω以上にさ
れ、この抵抗Ｒを挿入することによって前記第13図もし
くは第14図に示す従来回路の場合と同様にCRフィルタ回
路による振動の吸収機能が新たに付加されている。
である。この実施例回路では第１の保護素子としてのア
ルミフィールドトランジスタ12と第２の保護素子として
のダイオード15との間に配線13の途中に抵抗Ｒを挿入す
るようにしたものである。抵抗Ｒの値は200Ω以上にさ
れ、この抵抗Ｒを挿入することによって前記第13図もし
くは第14図に示す従来回路の場合と同様にCRフィルタ回
路による振動の吸収機能が新たに付加されている。
第10図はこの発明のさらに他の実施例による構成を示す
回路図である。この実施例回路では入力パッド11と第１
の保護素子としてのアルミフィールドトランジスタ12と
の間に上記抵抗Ｒを挿入するようにしたものである。こ
の場合にも上記抵抗Ｒの値は200Ω以上にされ、この抵
抗Ｒを挿入することによってCRフィルタ回路による振動
の吸収機能が新たに付加されている。
回路図である。この実施例回路では入力パッド11と第１
の保護素子としてのアルミフィールドトランジスタ12と
の間に上記抵抗Ｒを挿入するようにしたものである。こ
の場合にも上記抵抗Ｒの値は200Ω以上にされ、この抵
抗Ｒを挿入することによってCRフィルタ回路による振動
の吸収機能が新たに付加されている。
［発明の効果］ 以上説明したようにこの発明によれば、入力段のMOSト
ランジスタのゲートの近傍にも保護素子を設けるように
したので、ゲート酸化膜のESD耐圧は±3000V以上と従来
よりも大幅に向上した。
ランジスタのゲートの近傍にも保護素子を設けるように
したので、ゲート酸化膜のESD耐圧は±3000V以上と従来
よりも大幅に向上した。
また、入力段のMOSトランジスタのゲートの近傍に設け
られる保護素子の面積を十分に小さくしても効果がある
ため、ラッチアップ特性が悪化する恐れもない。
られる保護素子の面積を十分に小さくしても効果がある
ため、ラッチアップ特性が悪化する恐れもない。
第１図はこの発明の入力保護回路の一実施例の構成を示
す回路図、第２図は上記実施例の第１の変形例の構成を
示す回路図、第３図は上記実施例の第２の変形例の構成
を示す回路図、第４図は上記実施例の第３の変形例の構
成を示す回路図、第５図は上記実施例の第４の変形例の
構成を示す回路図、第６図は上記第４図及び第５図の変
形例回路でそれぞれ使用されるMOSトランジスタの素子
構造を示す断面図、第７図は上記実施例回路及び各変形
例回路の破壊率を従来回路と比較して示す特性図、第８
図は上記実施例の入力保護回路のパターン平面図、第９
図はこの発明の他の実施例による構成を示す回路図、第
10図はこの発明のさらに他の実施例による構成を示す回
路図、第11図は従来回路の回路図、第12図は上記従来回
路の主要部の電位波形図、第13図及び第14図はそれぞれ
上記とは異なる従来回路の回路図である。 11……入力パッド、12……アルミフィールドトランジス
タ（第１の保護素子）、13……配線、14……入力段のMO
Sトランジスタ、15……pn接合ダイオードート（第２の
保護素子）、Ｌ……インダクタンス成分、Ｒ……抵抗。
す回路図、第２図は上記実施例の第１の変形例の構成を
示す回路図、第３図は上記実施例の第２の変形例の構成
を示す回路図、第４図は上記実施例の第３の変形例の構
成を示す回路図、第５図は上記実施例の第４の変形例の
構成を示す回路図、第６図は上記第４図及び第５図の変
形例回路でそれぞれ使用されるMOSトランジスタの素子
構造を示す断面図、第７図は上記実施例回路及び各変形
例回路の破壊率を従来回路と比較して示す特性図、第８
図は上記実施例の入力保護回路のパターン平面図、第９
図はこの発明の他の実施例による構成を示す回路図、第
10図はこの発明のさらに他の実施例による構成を示す回
路図、第11図は従来回路の回路図、第12図は上記従来回
路の主要部の電位波形図、第13図及び第14図はそれぞれ
上記とは異なる従来回路の回路図である。 11……入力パッド、12……アルミフィールドトランジス
タ（第１の保護素子）、13……配線、14……入力段のMO
Sトランジスタ、15……pn接合ダイオードート（第２の
保護素子）、Ｌ……インダクタンス成分、Ｒ……抵抗。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 徹 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (56)参考文献 特開 昭60−120569（ＪＰ，Ａ)
Claims (2)
- 【請求項１】入力パッドと、 上記入力パッドの近傍に設けられ過大入力電位をクラン
プするための第１の保護素子と、 上記入力パッドと入力段のMOSトランジスタのゲートと
の間に設けられ、アルミニウムによって構成され、イン
ダクタンス成分を有する配線と、 上記入力段のMOSトランジスタのゲートの近傍に設けら
れ過大入力電位をクランプするための能動素子からなる
第２の保護素子 とを具備したことを特徴とするMOS型半導体装置の入力
保護回路。 - 【請求項２】前記入力段のMOSトランジスタのゲートと
前記第２の保護素子との間の前記配線の距離が200μｍ
以内である請求項１記載のMOS型半導体装置の入力保護
回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63003612A JPH07105446B2 (ja) | 1988-01-11 | 1988-01-11 | Ｍｏｓ型半導体装置の入力保護回路 |
| US07/291,476 US4924339A (en) | 1988-01-11 | 1988-12-28 | Input protecting circuit in use with a MOS semiconductor device |
| EP88121907A EP0324185B1 (en) | 1988-01-11 | 1988-12-30 | Input protecting circuit in use with a MOS semiconductor device |
| DE88121907T DE3885263T2 (de) | 1988-01-11 | 1988-12-30 | Eingangsschutzschaltung für eine MOS-Halbleitervorrichtung. |
| KR1019890000192A KR910009355B1 (ko) | 1988-01-11 | 1989-01-10 | Mos형 반도체장치의 입력보호회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63003612A JPH07105446B2 (ja) | 1988-01-11 | 1988-01-11 | Ｍｏｓ型半導体装置の入力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01181565A JPH01181565A (ja) | 1989-07-19 |
| JPH07105446B2 true JPH07105446B2 (ja) | 1995-11-13 |
Family
ID=11562315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63003612A Expired - Lifetime JPH07105446B2 (ja) | 1988-01-11 | 1988-01-11 | Ｍｏｓ型半導体装置の入力保護回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4924339A (ja) |
| EP (1) | EP0324185B1 (ja) |
| JP (1) | JPH07105446B2 (ja) |
| KR (1) | KR910009355B1 (ja) |
| DE (1) | DE3885263T2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2642543B1 (fr) * | 1989-01-27 | 1991-04-05 | Gemplus Card Int | Dispositif de securite pour circuit integre |
| JPH061802B2 (ja) * | 1989-03-14 | 1994-01-05 | 株式会社東芝 | 半導体装置 |
| DE3943279C2 (de) * | 1989-12-29 | 2001-07-12 | Bosch Gmbh Robert | Schaltung zum Ausgleichen sehr schneller Stromschwankungen |
| US5049764A (en) * | 1990-01-25 | 1991-09-17 | North American Philips Corporation, Signetics Div. | Active bypass for inhibiting high-frequency supply voltage variations in integrated circuits |
| KR960002094B1 (ko) * | 1990-11-30 | 1996-02-10 | 가부시키가이샤 도시바 | 입력보호회로를 갖춘 반도체장치 |
| FR2676870B1 (fr) * | 1991-05-24 | 1994-12-23 | Sgs Thomson Microelectronics | Structure de protection dans un circuit cmos contre le verrouillage. |
| JP2953192B2 (ja) * | 1991-05-29 | 1999-09-27 | 日本電気株式会社 | 半導体集積回路 |
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| US5229635A (en) * | 1991-08-21 | 1993-07-20 | Vlsi Technology, Inc. | ESD protection circuit and method for power-down application |
| DE69232257T2 (de) * | 1991-09-30 | 2002-08-08 | Texas Industries, Inc. | Durch Verarmung kontrollierte Isolationsstufe |
| DE4135522C2 (de) * | 1991-10-28 | 1996-11-21 | Siemens Ag | Schaltungsanordnung zum Schutz integrierter Schaltkreise |
| US5293057A (en) * | 1992-08-14 | 1994-03-08 | Micron Technology, Inc. | Electrostatic discharge protection circuit for semiconductor device |
| JP2965840B2 (ja) * | 1993-12-02 | 1999-10-18 | 株式会社東芝 | トランジスタ回路 |
| FR2715504B1 (fr) * | 1994-01-25 | 1996-04-05 | Sgs Thomson Microelectronics | Circuit intégré incorporant une protection contre les décharges électrostatiques. |
| JPH07283405A (ja) * | 1994-04-13 | 1995-10-27 | Toshiba Corp | 半導体装置の保護回路 |
| JP3332123B2 (ja) * | 1994-11-10 | 2002-10-07 | 株式会社東芝 | 入力保護回路及びこれを用いた半導体装置 |
| JP2822915B2 (ja) * | 1995-04-03 | 1998-11-11 | 日本電気株式会社 | 半導体装置 |
| US5578860A (en) * | 1995-05-01 | 1996-11-26 | Motorola, Inc. | Monolithic high frequency integrated circuit structure having a grounded source configuration |
| WO1997010615A1 (en) * | 1995-09-11 | 1997-03-20 | Analog Devices, Inc. (Adi) | Electrostatic discharge protection network and method |
| JP3596830B2 (ja) * | 1995-11-27 | 2004-12-02 | 株式会社ルネサステクノロジ | 半導体装置の入力保護回路 |
| US6091114A (en) * | 1998-03-31 | 2000-07-18 | Texas Instruments Incorporated | Method and apparatus for protecting gate oxide from process-induced charging effects |
| JP2001308282A (ja) * | 2000-04-19 | 2001-11-02 | Nec Corp | 半導体装置 |
| DE10201056B4 (de) * | 2002-01-14 | 2007-06-21 | Infineon Technologies Ag | Halbleitereinrichtung mit einem bipolaren Schutztransistor |
| KR20030078379A (ko) * | 2002-03-29 | 2003-10-08 | 주식회사 하이닉스반도체 | 정전기 보호회로 |
| US9490245B1 (en) * | 2015-06-19 | 2016-11-08 | Qualcomm Incorporated | Circuit and layout for a high density antenna protection diode |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3676742A (en) * | 1971-05-24 | 1972-07-11 | Signetics Corp | Means including a spark gap for protecting an integrated circuit from electrical discharge |
| US3819952A (en) * | 1973-01-29 | 1974-06-25 | Mitsubishi Electric Corp | Semiconductor device |
| US4066918A (en) * | 1976-09-30 | 1978-01-03 | Rca Corporation | Protection circuitry for insulated-gate field-effect transistor (IGFET) circuits |
| US4282556A (en) * | 1979-05-21 | 1981-08-04 | Rca Corporation | Input protection device for insulated gate field effect transistor |
| JPS60120569A (ja) * | 1983-12-02 | 1985-06-28 | Toshiba Corp | 入力回路 |
| JPS60207383A (ja) * | 1984-03-31 | 1985-10-18 | Toshiba Corp | 半導体装置 |
| JPS6150358A (ja) * | 1984-08-20 | 1986-03-12 | Toshiba Corp | 半導体集積回路 |
| US4760433A (en) * | 1986-01-31 | 1988-07-26 | Harris Corporation | ESD protection transistors |
| JPH0758734B2 (ja) * | 1987-02-23 | 1995-06-21 | 株式会社東芝 | 絶縁ゲ−ト型セミカスタム集積回路 |
-
1988
- 1988-01-11 JP JP63003612A patent/JPH07105446B2/ja not_active Expired - Lifetime
- 1988-12-28 US US07/291,476 patent/US4924339A/en not_active Expired - Lifetime
- 1988-12-30 DE DE88121907T patent/DE3885263T2/de not_active Expired - Fee Related
- 1988-12-30 EP EP88121907A patent/EP0324185B1/en not_active Expired - Lifetime
-
1989
- 1989-01-10 KR KR1019890000192A patent/KR910009355B1/ko not_active Expired
Also Published As
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| US4924339A (en) | 1990-05-08 |
| DE3885263T2 (de) | 1994-02-24 |
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| EP0324185A3 (en) | 1990-09-26 |
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