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KR100402337B1 - Dram및로직회로용의scr및dram전원용의바이모덜esd보호회로 - Google Patents

Dram및로직회로용의scr및dram전원용의바이모덜esd보호회로 Download PDF

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KR100402337B1
KR100402337B1 KR1019960050581A KR19960050581A KR100402337B1 KR 100402337 B1 KR100402337 B1 KR 100402337B1 KR 1019960050581 A KR1019960050581 A KR 1019960050581A KR 19960050581 A KR19960050581 A KR 19960050581A KR 100402337 B1 KR100402337 B1 KR 100402337B1
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South Korea
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doped region
diode
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substrate
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KR1019960050581A
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샤바카 더버러
마이클 디. 샤인
Original Assignee
텍사스 인스트루먼츠 인코포레이티드
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Abstract

본 발명의 일 실시예는 음의 스트레스로부터 회로를 보호하기 위한 ESD 보호회로(100)로서, 이 ESD 보호 회로는 제1 단자(102)와; 제2 단자(104)- 회로가 제1 단자와 제2 단자 사이에 접속되어 보호됨-와; 제1 도전형의 기판(202)과; 제1 도전형과 반대의 제2 도전형으로 되어 있으며 기판 내에 형성되어 트랜지스터의 소오스를 형성하는 제1 도핑 영역(206)과; 제2 도전형으로 되어 있고 제1 도핑 영역으로부터 채널 영역에 의해 이격되어 기판 내에 형성되어 트랜지스터의 드레인을 형성하는 제2 도핑 영역(208)과; 제1 도전형으로 되어 있고 기판 내에 형성되어 있으며 제2 도핑 영역으로부터 최소 거리로 이격되어 있는 제1 다이오드 영역(210)을 포함하고, 이 제1 다이오드 영역은 다이오드의 애노드를 형성하고 상기 제2 도핑 영역은 상기 다이오드의 캐소드를 형성하며, 다이오드와 트랜지스터(106)는 제1 단자와 제2 단자 사이에 접속되어 있고, 다이오드는 음의 스트레스 동안에 트랜지스터와 회로를 보호하고 있다.

Description

DRAM 및 로직 회로용의 SCR 및 DRAM 전원용의 바이모델 ESD 보호 회로
본 발명은 반도체 디바이스에 관한 것으로 보다 구체적으로는 DRAM 입력과 전원을 위한 보호 디바이스에 관한 것이다.
정전 방전 이벤트(event)가 발생하는 많은 상황에 있어서, 다수의 메모리 디바이스(DRAM과 같은)가 노출되어 있는 기판 후면은 통상 접지되지 않는다. 이와 같이 기판 후면이 접지되어 있지 않아, 접지 게이트 nMOS 디바이스를 사용하는 전형적인 방법은 메모리 회로를 보호하는데 효과적이지 않다. 통상적으로, 접지 게이트 nMOS 디바이스는 ESD 과도 상태(transients) 수준을 게이트 산화물 항복 수준 이하의 값으로 클램프시키는 데에 사용된다. 그러나, 이러한 상황 하에서, 기판이 부동 상태가 되고, 이에 따라 MOSFET의 게이트와 소오스가 모두 "하이(high)"가 되도록 하여 MOSFET를 항복 및 손상시키기 때문에, 상기 디바이스는 음의 ESD 에벤트에는 효과적이지 않다.
대부분의 DRAM 회로는, 상술된 바와 같이, 전원 보호를 제공하기 위해 VDD와 VSS사이에 접속된 대규모 접지 게이트 nMOS 디바이스를 사용한다. 반면에, 어떤 DRAM 회로는 보호 디바이스로서 다이오드를 사용한다. ESD 스트레스가 양의 전원에 인가될 때는 nMOS 디바이스나 다이오드 어느 쪽도 단독으로는 양의 스트레스에 대해 그렇게 효과적이지 않다. 또한, 다이오드와 nMOS 디바이스를 2개의 개별의 보호 디바이스로 배치하는 것은 레이아웃 버스 저항(layout bus resistance)이 2개의 디바이스의 조합을 음의 스트레스에 효과적이지 못하게 만들기 때문에 적당하지 않다.
따라서, 본 발명의 목적은 디바이스나 일련의 디바이스들을 음의 ESD 스트레스로부터 보호하는 집적 ESD 보호 디바이스를 제공하는 것이다. 본 발명의 또 다른 목적은 디바이스의 후면이 접지되지 않은 디바이스나 일련의 디바이스들을 음의 스트레스로부터 보호하는 집적 ESD 보호 디바이스를 제공하는 것이다.
본 발명의 실시예는 음의 스트레스로부터 회로를 보호하기 위한 ESD 보호 회로인데, 이 ESD 보호 회로는, 제1 단자와; 제2 단자- 상기 회로는 상기 제1 단자와 상기 제2 단자 사이에 접속되어 보호됨-와; 제1 도전형의 기판과; 상기 제1 도전형과 반대의 제2 도전형으로 되어 있으며 상기 기판 내에 형성되어 트랜지스터의 소오스를 형성하는 제1 도핑 영역과; 상기 제2 도전형으로 되어 있고 상기 제1 도핑 영역으로부터 채널 영역에 의해 이격된 상기 기판 내에 형성되어 상기 트랜지스터의 드레인을 형성하는 제2 도핑 영역과; 상기 제1 도전형으로 되어 있고 상기 기판내에 형성되어 있으며 상기 제2 도핑 영역으로부터 최소 거리로 이격되어 있는 제1 다이오드 영역을 포함하며, 제1 다이오드 영역은 다이오드의 애노드를 형성하며 제2 도핑된 영역은 다이오드의 캐소드를 형성하며, 다이오드 및 트랜지스터는 제1 단자와 제2 단자 사이에 접속되며, 다이오드는 음의 스트레스 중에 트랜지스터 및회로를 보호한다. 제1 도전형은 p형이며 제2 도전형은 n형인 것이 바람직하다.
본 발명의 다른 실시예는 음의 스트레스로부터 회로를 보호하는 ESD 보호 회로인데, ESD 보호 회로는, 제1 도전형이며 표면을 갖고 있는 기판과; 상기 제1 도전형과 반대의 제2 도전형으로 되어 있고 상기 기판 내에 배치된 저농도 도핑 영역과; 상기 제1 도전형이며 상기 기판의 상기 표면과 상기 저농도 도핑 영역에 배치되어 제1 다이오드와 제2 다이오드의 애노드를 형성하는 제1 도핑 영역과; 상기 제2 도전형이며 상기 기판의 상기 표면에 배치되어 있고 상기 저농도 도핑 영역과 이격되어 있는 제1 소오스 영역과; 상기 제2 도전형이며 상기 기판의 표면에 배치되어 있고 제1 채널 영역에 의해서 상기 제1 소오스 영역으로부터 이격되어 있으며 상기 저농도 도핑 영역과 접해 있어서 상기 제1 다이오드의 캐소드를 형성하는 제1 드레인 영역과; 상기 제1 채널 영역 위에 절연되게 배치된 제1 게이트와, 상기 제1 소오스 영역, 상기 제1 드레인 영역 및 상기 제1 게이트는 제1 트랜지스터를 형성하고; 상기 제2 도전형이며 상기 기판의 상기 표면에 배치되어 있고 상기 저농도 도핑 영역으로부터 이격되어 있는 제2 소오스 영역과; 상기 제2 도전형이며 상기 기판의 상기 표면에 배치되어 있고 제2 채널 영역에 의해서 상기 제2 소오스 영역으로부터 이격되어 있으며 상기 저농도 도핑 영역과 접하고 있어서 상기 제2 다이오드의 캐소드를 형성하는 제2 드레인 영역과; 상기 제1 채널 영역 위에 절연되게 배치되어 있는 제2 게이트를 구비하고, 상기 제2 소오스 영역, 상기 제2 드레인 영역 및 상기 제2 게이트는 제2 트랜지스터를 형성하고, 상기 제1 소오스 영역, 상기 제1 게이트 상기 소오스 영역, 상기 제2 게이트, 및 상기 제1 도핑 영역은 접속되어 있고, 상기 제1 및 제2 드레인 영역들은 서로 결합되어 있고, 상기 제1 및 제2 다이오드들은 상기 음의 스트레스 시에 보호될 상기 제1 및 제2 트랜지스터와 상기 회로를 보호한다.
본 발명의 다른 실시예는 음의 스트레스로부터 회로를 보호하기 위한 ESD 보호 회로인데, 이 ESD 보호 회로는, 제1 단자와; 제2 단자 -보호될 상기 회로는 상기 제1 단자와 상기 제2 단자 사이에 접속됨- 과; 제1 도전형의 기판과; 상기 제1 도전형과 반대의 제2 도전형으로 되어 있고 상기 기판 내에 형성된 저농도 도핑 영역과; 상기 제2 도전형으로 되어 있고 상기 기판 내에 그리고 상기 저농도 도핑 영역 내에 형성된 제1 도핑 영역과; 상기 제1 도전형으로 되어 있고 상기 기판 및 상기 저농도 도핑 영역 내에 형성되어 있으며 상기 제1 및 상기 제2 도핑 영역이 SCR의 애소드를 형성하도록 상기 제1 도핑 영역에 접해 있는 제2 도핑 영역과; 상기 제1 도전형으로 되어 있고 상기 기판에 형성되며 상기 제1 도핑 영역으로부터 최소의 거리로 이격되어 있는 제1 다이오드 영역을 구비하고, 상기 제1 다이오드 영역은 다이오드의 애노드를 형성하고, 상기 제1 도핑 영역은 상기 다이오드의 캐소드를 형성하고, 상기 다이오드와 상기 SCR은 상기 제1 단자와 상기 제2 단자 사이에 접속되어 있고, 상기 다이오드는 상기 음의 스트레스 동안 상기 회로를 보호한다.
본 발명의 실시예에서, ESD 이벤트가 도입되게 되는 패드와 접지 사이에서 역방향 다이오드가 nMOS 디바이스와 집적화되어 양의 ESD 이벤트에 대해서 nMOS 디바이스의 드레인 애벌런치가 다이오드의 역방향 항복에 영향을 주게 되고 이로 인해 다이오드 및 nMOS 디바이스에 의한 전체 보호에 부가되게 된다. 음의 ESD 이벤트에 대해서는, 다이오드의 순방향 도전이 nMOS의 게이트를 접지에 접속되게 하여 nMOS 디바이스를 보호한다. 또한, 이러한 실시예는 저전압 SCR이 사용될 때 DRAM 응용시 디바이스를 보호하는 능력을 개선시키는데 역시 사용될 수 있다.
요약하면, 본 발명의 한 실시예는 다이오드의 애노드가 nMOS 디바이스의 드레인으로부터 최소 거리만큼 이격 배치되는 nMOS와 집적되는 역방향 바이어스 다이오드이다. 본 발명의 다른 실시예는 다이오드의 애노드가 SCR의 애노드로부터 최소 거리만큼 이격 배치된 SCR과 집적된 역방향 바이어스 다이오드이다.
도 1은 ESD 보호 회로의 블럭도.
도 1a는 도 1의 ESD 보호 디바이스에 대한 ESD 전류 대 전압을 도시한 I-V 곡선.
도 2는 본 발명의 일 실시예를 구체화한 ESD 보호 디바이스의 단면도.
도 2a는 도 2의 ESD 보호 디바이스의 등가 회로를 도시한 개략도.
도 2b는 도 2의 ESD 보호 디바이스에 대한 ESD 전류 대 전압을 도시한 I-V 곡선.
도 3은 본 발명의 제2 실시예를 구체화한 ESD 보호 디바이스의 단면도.
도 3a는 도 3의 ESD 보호 디바이스의 등가 회로를 도시한 개략도.
도 4는 본 발명의 제3 실시예를 구체화한 접지된 기판 기술의 ESD 보호 디바이스의 단면도.
도 4a는 도 4의 ESD 보호 디바이스의 등가 회로를 도시한 개략도.
<도면의 주요 부분에 대한 부호의 설명>
100 : ESD 보호 회로
102, 104 : 단자(공급 패드)
103 : 기판
108 : 다이오드
도 1은 ESD 보호 회로(100)를 도시하고 있다. ESD 보호 회로(100)는 단자(102 및 104)을 포함하고 있다. 보호 회로(100)에 의해 보호될 회로(도 1에 도시되지 않음)는 양호하게는 단자(102 및 104) 사이에 접속되어 있다. 단자(102 및 104)은 공급 단자이다. 양호하게는 VDD가 단자(102)에 인가되고, 반면 VSS는 단자(104)에 인가된다. 전형적인 ESD 이벤트에서, 양 전하(접지에 대하여) 공급 패드(102)에서 입력되는 반면 공급 단자(104)는 접지 상태를 유지한다. 그러나, 음전하 또는 음전압(접지에 대하여)이 공급 패드(102)에서 모아지고 반면 공급 패드(104)는 접지에 접속된다. 이하의 기술에서, 전자의 이벤트(접지에 대해 패드(104)상의 양 전하)를 "양의 ESD 이벤트"라 하고, 후자의 이벤트(접지에 대해 패드(102)상의 음 전하)를 "음의 ESD 이벤트"라 칭한다(주 : 패드(102)의 "음"의 이벤트는 패드(104)의 "양"의 이벤트와 등가이다. 이것은 기판(103)이 부동 상태라는 사실에 기인된다). 양의 ESD 이벤트에 있어서, ESD 보호 회로(100)는 ESD 보호회로가 역 다이오드(108)를 포함하고 있지 않더라도 ESD 보호 회로(100)에 접속된 회로를 보호하기에 충분하다.
그러나, 음의 ESD 이벤트에 있어서는, ESD 보호 회로(100)는 다이오드(108)가 보호 회로(100)에 포함되어 있지 않으면 보호 회로(100)에 접속된 회로에 대해 충분한 ESD 보호를 제공할 수 없을 것이다. 도 1a의 플롯(120)은 다이오드(108)가 보호 회로(100)에 포함되어 있지 않더라도 음의 ESD 이벤트에 있어서의 보호 회로에 대한 I-V 응답을 도시한 것이다. 그러나, 다이오드(108)가 보호 회로(108)에 포함되어 있으면, 보호 회로(100)에 접속된 회로는 충분히 보호될 것이다. 도 1a의 플롯(122)은 다이오드(108)를 포함하는 보호 회로(100)의 I-V 응답을 도시한 것이다.
도 2 및 2a는 ESD 보호 회로(200) 및 등가 회로를 각각 도시한 것이다. 도 2b는 ESD 보호 회로(200)의 I-V 특성을 도시한 것이다. ESD 보호 회로(200)는 2개의 nMOS 디바이스를 포함하는 것이 바람직하다. 제1 nMOS 디바이스는 소오스/드레인 영역(206 및 208)으로 정의된다. 이들 영역 모두 n+영역이며 소오스 영역(206)은 콘택트(220 및 222)를 통해 전도성 게이트 구조(218)에 접속되는 것이 바람직하다. 또한, 콘택트(220 및 222)는 접지에 접속된다. 제2 nMOS 디바이스는 소오스/드레인(212 및 214)과 전도성 게이트 구조(216)에 의해 정의된다. 제1 nMOS 디바이스에서와 같이, 소오스/드레인 영역(212 및 214)은 n+영역이며, 전도성 게이트구조(216)는 콘택트(226 및 228)를 통해 소오스 영역(214)에 접속되는 것이 바람직하다. 또한, 콘택트(226 및 228)는 접지에 접속된다.
저농도 도핑 영역(204)은 2개의 nMOS 디바이스간에 위치되며 중 도핑된 영역(210)은 영역(204) 내에 위치된다. 양호하게는 저농도 도핑 영역은 n영역이며 중도핑된 영역(210)은 p영역이다. 영역(208, 210, 212)의 배치로 인해 다이오드는 영역(210, 208)에 의해 형성되고 다른 다이오드는 영역(210, 212)에 의해 형성된다. 이들 2개의 다이오드가 병렬 위치되므로 이들은 쌍으로서 저저항을 가질 것이다. 또, 하나의 트랜지스터는 그 베이스가 기판(배면(229)에 의해 접촉됨)에 의해 형성되고 그 에미터가 영역(206)으로부터 그 콜렉터가 영역(208)으로부터 형성되도록 형성된다. 마찬가지로, 제2 트랜지스터는 기판(베이스), 영역(214)(에미터) 및 영역(212)(콜렉터)에 의해 형성된다. 이 디바이스에 대한 회로도가 도 2a에 도시되어 있다.
도 2a는 특정 접속이 이루어지는 도 2에서의 ESD 보호 디바이스(200)의 등가회로도이다. 특히, 도 2a의 회로는 단자(220, 222, 224, 226, 228)가 모두 VSD(블럭(238)에 의해 표현되며 양호하게는 접지됨)에 접속되며 단자(223, 225)가 VDD(도 2a에 블럭(230)으로 표현됨)에 접속되는 도 2의 디바이스를 도시한다. 더우기, 다이오드(234)는 영역(210, 208)과 영역(210, 212)간에 형성된 다이오드를 나타내다. 레지스터(240, 242)는 기판과 접지간의 저항을 나타낸다.
도 2b는 보호 디바이스(200)의 I-V 특성을 도시한다. 양의 ESD 이벤트 중에,nMOS 디바이스(232, 236)는 지점(240)에서 도전된다. "스냅-백" 및 전압 형성후 다이오드들(다이오드(234))은 역방향으로 항복되어 점(242)에서 nMOS 디바이스(232, 236)를 따라 도전된다. 환언하면, 바이폴라 디바이스로의 nMOS 항복은 다이오드의 차단 전에 발생한다. 계속해서, 지역 발생된 캐리어는 다이오드(다이오드(234)로서 표현)를 차단 상태로 트리거하여 ESD 전류는 nMOS 디바이스 및 다이오드 둘 다에 의해 도전된다.
음의 ESD 이벤트에서, nMOS 디바이스(232, 236)는 지점(244)에서 도전되고 nMOS 디바이스와 다이오드(다이오드(234))는 지점(246)에서 도전된다. 특히, nMOS 디바이스는 먼저 준임계 도전 상태로 인해 온되어 포화 상태로 간다.
그러나, 단지 소량의 전류라도 끌리는 경우, 다이오드가 바이어스 모드 쪽으로 턴온되어, 손상으로부터 nMOS 디바이스를 보호한다. 따라서, nMOS 디바이스는 보호될 회로의 게이트 산화물을 보호하는 이들 디바이스의 "스냅-백(snap-back)"효과 때문에, 그리고 다이오드를 트리거시키기 때문에 양의 ESD에 중요하다. 그러나, 다이오드는 음의 ESD 이벤트 동안 주보호 디바이스이다.
도 3은 음의 ESD 이벤트 손상으로부터 DRAM을 보호하는데 양호하게 사용되는 저전압 SCR(LVTSCR; 300)을 도시한다. 도 3a는 저전압 SCR(300)의 등가 회로를 도시한다. 도 3을 참조하면, LVTSCR(300)은 게이트 구조(320) 및 소오스/드레인 영역(314 및 316)을 포함하는 nMOS 디바이스로 구성된다. 양호하게는, 소오스/드레인 영역은 n+영역이며, 기판(302)은 p형이다. 소오스 영역(316)은 단자(322 및324)를 통해 게이트 구조(320)에 접속되며, 양호하게는, 모두 접지에 접속된다. 저농도 도핑 영역(304)은 소오스/드레인 영역(314)에 인접되며, 양호하게는, n+영역이다. 영역(310)은 영역[314(이들 영역들은 실리사이드화되지 않음)]에 인접하도록 영역(304) 내에 배치되거나 영역(314)에서 일정 간격 떨어져 배치된다(도 3에 도시됨). 영역(310)이 영역(314)에 인접하든 인접하지 않든, 영역(310) 및 영역(308)은 그들이 인접하도록 형성된다. 양호하게는, 영역(308)은 중 도핑된 n형 영역(n-영역)이며, 영역(310)은 고 도핑된 p형 영역(p+영역)이다. 두 영역(308 및 310)은 단자(326)에 접속된 콘택트(318) 접촉된다. 단자(326)는 양호하게는, 전원에 접속되거나 입력/출력 단자일 수도 있다. 영역(306)은 영역(308)으로부터의 거리 L이 최소화되도록 영역(304) 내에 형성된다. 영역(306)은 양호하게는, p+영역이며, 양호하게는, 단자(328)를 통해 접지에 접속된다.
단자(326)는 도 3의 SCR의 애노드에 콘택트를 제공하며, 단자(322)는 도 3의 SCR의 캐소드에 콘택트를 제공한다. 게다가, 단자(326)는 다이오드(344)의 캐소드에 콘택트를 제공하며, 단자(328)는 다이오드(344)의 애노드에 콘택트를 제공한다.
도 3a는 도 3의 집적 구조의 등가 회로 개략도이다. pnp 디바이스(336)는 영역(310, 304, 302)로부터 형성되는 한편 레지스터(340)는 접지에 대한 기판 저항을 나타낸다. npn 디바이스(338)는 영역(314, 302, 316)으로 형성되는 한편, 레지스터(334)는 영역(310)과 (314)사이의 저항을 나타낸다. 다이오드(344)와 레지스터(337)의 직렬 디바이스는 영역(306, 308)(다이오드(344)를 형성)과 웰 영역(304)(레지스터(306)을 형성)으로 형성된다.
LVTSCR(300)는 영역(306)이 없어도 접지된 기판 집적 칩에 대해 효과적인 ESD 보호 디바이스를 형성한다. 양의 스트레스에 대해, 영역(310, 304, 302, 316)으로 형성된 pnpn 디바이스는 래치되어 적당한 보호를 제공한다. 기판이 접지되어 있는 음의 스트레스 이벤트에 대해서는, 영역(304, 302)으로 형성된 양의 바이어스의 다이오드가 적당한 보호를 제공하게 된다. 그러나, 부동 상태의 기판을 갖는 DRAM에 대해서는 이 음의 스트레스의 다이오드가 존재하지 않는다. 따라서, 영역(314, 320, 316)으로 형성된 nMOS는 도 1의 디바이스(100)가 불량이 되는 유사한 이유로 불량이 된다. 그러나, 보호 회로(300)에서는, 영역(306)(바람직하게 p+형 영역)은 음의 스트레스에 대해 횡형 다이오드 보호를 제공한다. 횡형 다이오드(다이오드(344))는 영역(306, 308)으로 형성된다. 다시 말해, 횡형 다이오드(344)는 음의 스트레스 동안에 nMOS(342)(영역(314, 316)과 게이트(320)로 형성)을 보호한다. 이런 관점에서, 보호 회로(300)는 DRAM 입력/출력 핀 보호 응용에 사용될 수 있다.
도 4는 예를 들어 접지된 기판 칩에 대해 동작 가능하며 큰 ESD 전하가 웨이퍼 후면(434)에 인가되는 ESD 보호 디바이스(400)를 설명한다. 이런 유형의 상황은 전하 디바이스 모델(CDM) 이벤트 시에 도입될 수 있다. 이 이벤트에서, 단자(424, 428, 430, 432)는 웨이퍼 후면(434)에 접속되고 단자(426)는 접지되는 것이 바람직하다.
ESD 보호 디바이스(400)는 소오스/드레인(414, 416)(바람직하게는 n+)과 도전성 게이트 구조(420)로 이루어진 nMOS 디바이스를 포함한다. 영역(418)은 영역(416)과 접경하며 기판(402)에 접촉되어 있다. 영역(418)은 p+영역인 것이 바람직하다. 소오스/드레인 영역(414)는 저농도 도핑 영역(404)과 접경하고, 이 영역은 P형 기판에 형성된 n-영역인 것이 바람직하다. 고농도 도핑 영역(408, 410)은 서로 접경하고 소오스/드레인 영역(414)으로부터 이격되어 있다. 영역(408)은 n+영역이고 영역(410)은 p+영역이다. 역역(408)은 영역(406)(바람직하게 p+)으로부터 최소 거리, 즉 L 이격되는 것이 바람직하다.
영역(406)은 영역(404)과 접하며, 바람직하게 영역(408)로부터 최소 거리 L 이격되어 위치된다. 기판(402)이 양으로 대전되고 단자(426)가 접지될 때, 영역(406과 408)으로 형성된 다이오드(440)는 순방향으로 바이어스되고 영역(414와 416) 및 게이트(420)로서 형성된 MOS 디바이스(442)를 보호한다. 비록 내재하는 종형 다이오드(기판(402) 및 n-웰(404) 및 고농도 도핑 영역(408)으로 형성된)가 존재하지만, 이는 영역(404)의 저항으로 인해 적당한 보호를 제공하는데 효과적이지 못하다. 대신에, 횡형 다이오드(440)는 다이오드(440)가 비교적 낮은 저항(저항기(412)로 지칭된)을 가지기 때문에 보다 많은 CDM 전류를 흐르게 하여 nMOS 디바이스(442)를 보호한다. LVTSCR(400)는 CDM과 인체 모델(HBM) 모두에 대해접지된 기판 칩에 효과적인 보호를 제공한다.
단자(426)는 도4의 SCR의 애노드에 접촉을 제공하는 반면에 단자(430)는 도4의 SCR의 캐소드에 접촉을 제공한다. 또한, 단자(426)는 다이오드(440)의 캐소드에 접촉을 제공하고, 단자(424)는 다이오드(440)의 애노드에 접촉을 제공한다.
도4a는 도4의 집적 구조의 등가 회로도이다. pnp 디바이스(446)는 영역(410, 404 및 402)으로 형성되는 반면에 저항(411)은 기판 저항을 나타낸다. npn 디바이스(444)는 영역(414, ,102 및 416)으로 형성되는 반면에 저항(405)은 영역(406과 408)간의 저항을 나타낸다. 또한 저항(448)은 기판 저항을 나타낸다.
요약하여, 다이오드(108)를 포함하는 보호 디바이스(100)는 DRAM에 대해 효과적인 전원 보호를 제공한다. 보호 디바이스(330)는 DRAM을 위한 효과적인 입력/출력 보호 디바이스이고, HBM과 CDM 모두에서 동작할 수 있다. 보호 디바이스(400)는 접지된 기판을 갖는 논리 회로에 대해 효과적인 입력/출력 보호 디바이스이다. 보호 디바이스(400)는 HBM과 CDM에 대해 효과적이다.
비록 본 발명의 특정 실시예가 서술되었지만, 이는 본 발명의 영역을 한정하는 것으로 해석되어서는 안된다. 본 발명의 많은 실시예들이 명세서에 비추어 기술분야의 숙련자에게는 명확할 것이다. 본 발명의 영역은 첨부된 특허 청구의 범위에 의해서만 한정된다.

Claims (5)

  1. 회로를 보호하기 위한 ESD 보호 회로에 있어서,
    제1 도전형이며 표면을 갖고 있는 기판과;
    상기 제1 도전형과 반대인 제2 도전형이며 상기 기판 내에 배치된 저농도 도핑 영역과;
    상기 제1 도전형이며 상기 기판의 상기 표면과 상기 저농도 도핑 영역에 배치되어 제1 다이오드와 제2 다이오드의 애노드를 형성하는 제1 도핑 영역과;
    상기 제2 도전형이며 상기 기판의 상기 표면에 배치되어 있고 상기 저농도 도핑 영역과 이격되어 있는 제1 소오스 영역과;
    상기 제2 도전형이며 상기 기판의 표면에 배치되어 있고 제1 채널 영역에 의해서 상기 제1 소오스 영역으로부터 이격되어 있고 상기 저농도 도핑 영역과 접하여, 상기 제1 다이오드의 캐소드를 형성하는 제1 드레인 영역과;
    상기 제1 채널 영역 위에 절연되도록 배치되어 있는 제1 게이트 - 상기 제1 소오스 영역, 상기 제1 드레인 영역 및 상기 제1 게이트는 제1 트랜지스터를 형성함-와;
    상기 제2 도전형이며 상기 기판의 상기 표면에 배치되어 있고 상기 저농도 도핑 영역으로부터 이격되어 있는 제2 소오스 영역과;
    상기 제2 도전형이며 상기 기판의 상기 표면에 배치되어 있고 제2 채널 영역에 의해 상기 제2 소오스 영역으로부터 이격되어 있으며 상기 저농도 도핑 영역과접하여, 상기 제2 다이오드의 캐소드를 형성하는 제2 드레인 영역과;
    상기 제1 채널 영역 위에 절연되도록 배치되어 있는 제2 게이트 - 상기 제2 소오스 영역, 상기 제2 드레인 영역 및 상기 제2 게이트는 제2 트랜지스터를 형성함-
    를 포함하고,
    상기 제1 소오스 영역, 상기 제1 게이트 상기 소오스 영역, 상기 제2 게이트 및 상기 제1 도핑 영역은 상호 전기 접속되어 있고, 상기 제1 및 제2 드레인 영역들은 상호 전기 접속되어 있는 것을 특징으로 하는 ESD 보호 회로.
  2. 회로를 보호하기 위한 ESD 보호 회로에 있어서,
    제1 도전형이며 상면 및 하면을 갖고 있는 기판과;
    상기 제1 도전형과 다른 제2 도전형으로 되어 있고 상기 기판 내에 배치된 저농도 도핑 영역과;
    상기 제2 도전형이며 상기 기판 내에 형성되고 상기 저농도 도핑 영역과 접해있는 제1 도핑 영역과;
    상기 제2 도전형이며 상기 기판 내에 형성되고 상기 저농도 도핑 영역과 이격되어 있는 제2 도핑 영역과;
    상기 제1 도핑 영역과 상기 제2 도핑 영역 사이에 있으며 상기 기판 내에 형성되어 있는 채널 영역과;
    상기 채널 영역 위로 절연 배치된 게이트 구조체와;
    상기 제1 도전형이며 상기 저농도 도핑 영역 내에 형성되어 있는 제3 도핑 영역과;
    상기 제2 도전형이며 상기 저농도 도핑 영역 내에 형성되어 있는 제4 도핑 영역과;
    상기 제2 도전형이며 상기 저농도 도핑 영역 내에 형성되고 상기 제4 도핑 영역과 접해 있으며 상기 제1 및 제3 도핑 영역 사이에 위치하는 제5 도핑 영역과;
    상기 제4 및 제5 도핑 영역과 전기 접속된 제1 단자와;
    상기 제2 도핑 영역과 전기 접속된 제2 단자
    를 포함하며,
    보호되는 상기 회로가 상기 제1 및 제2 단자 사이에 접속되는 것을 특징으로 하는 ESD 보호 회로.
  3. 제2항에 있어서,
    상기 제3 도핑 영역은 제1 다이오드의 애노드를 형성하고 상기 제4 도핑 영역은 상기 다이오드의 캐소드를 형성하는 것을 특징으로 하는 ESD 보호 회로.
  4. 제2항에 있어서,
    상기 제2 단자가 부가적으로 상기 제3 도핑 영역에 전기 접속되어 있는 것으로 특징으로 하는 ESD 보호 회로.
  5. 제4항에 있어서,
    상기 제2 단자는 접지에 전기 접속되어 있는 것을 특징으로 하는 ESD 보호 회로.
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