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JPS59111356A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPS59111356A
JPS59111356A JP57221215A JP22121582A JPS59111356A JP S59111356 A JPS59111356 A JP S59111356A JP 57221215 A JP57221215 A JP 57221215A JP 22121582 A JP22121582 A JP 22121582A JP S59111356 A JPS59111356 A JP S59111356A
Authority
JP
Japan
Prior art keywords
high density
diffusion layer
type high
density diffusion
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57221215A
Other languages
English (en)
Inventor
「よし」武　和樹
Kazuki Yoshitake
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP57221215A priority Critical patent/JPS59111356A/ja
Priority to US06/542,369 priority patent/US4607274A/en
Publication of JPS59111356A publication Critical patent/JPS59111356A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装ｆ紅に係シ、判に相補型ＭＯ８集積回
路の入力保護回路に関するものであるＯＭ　０８型ト２
ンジスタ素子のゲート入力部は、非常に薄い二酸化シリ
コンにより彰成されているため、入力端子に靜Ｌ１気等
の処罰チャージが印加されると、ゲート破壊を起こすこ
とがある。これを防止するための袖々の入力保護回路が
研究されている。ところが、これらの入力部パリ回路は
、砕かにゲート保給に対しては効果があるが、入力保護
回路中のダイオードの接合ｆｓ＋ａが破壊してしまう一
ジ量を充放電しうる強度は、体重することが非常に１難
であった。
本発明の目的は、ゲート及び接合部の破壊強度が十分あ
る入力保護回路を備えた半導体装置ｋを提供することに
ある。
本発明は、相補型ＭＯＳトランジスタ累子のゲートを保
廐するための入力体験（ロ）路を備えた半導体装置にお
いて、前記入力保護回路は、入力端子とドレイン電圧端
子との間、及び前記入力端子とソース電圧端子との間、
前記ドレイン電圧端子と前記ソース電圧端子との間にそ
れぞれＰＮ接合領域を、前記ゲートとｎ１ＪＨＣ入力端
子との間に抵抗領域を有していることを特徴とする半尋
体装償にある０ 例えば本発明は、相補型に１０８集積回路の入力ゲート
保護部において、入力端子からｉｌ−接金属で接続され
た、半導体基板に対する拡散展Ｐ−Ｎ接合ダイオードと
Ｐウェルに対する高睦度Ｐ−Ｎ接合ダイオードとｔ４に
え、さらに前記二つの夕゛イオードと同様な耐圧設計さ
ｔまた、Ｐウェルと半導体基板との間の高濃度Ｐ−Ｎダ
イオード金備え、入力端子は抵抗を介して入力ケートへ
接続されていること’に％徴とする点にある。
次に図面を用いて本発明の詳細な説明する。
第１図線、従来用いられてきたム？も代表的な入力保護
回路の等価回路である。
この入力保護回路は、ダイオード１，２と抵抗３とから
な夛、相補型ＭＯ８トランジスタ素子１１のグー１ｆ保
繰するためのものである。端子は、入力端子４、出力端
子１２、ドレイン電圧端子ＶＤＤソース電圧端子Ｖｓｓ
からなるＯさて入力路子３に入った静電気は、ドレイン
電圧端子ＶＤＤ側へダイオード１ｖｉ−介して吸収され
、ソース音圧端子Ｖｓｓ側へダイオード２、抵抗３を介
して吸収される。
さらに、抵抗３が挿入されているから、静電気の電圧を
減衰させ、相補型ＭＯ８）ランジスタ素子１１のゲート
部を保１１１１Ｉｌ、ている。ところが、静電気の吸収
されるパスが、ダイオード１，２のうちどちらか一方の
ダイオードのみであるため電流集中を起こし、ダイオー
ドの接合破壊を起こし、十分な強度を得られない。この
ため、従来ではダイオードの面積を大きくして、強ｌ１
Ｊｌを強くしていた。
第２図は本発明の実施例の等価回路を示す回路図、第３
図はその半導体基板の構造を示す断面図である。
第２図において、入力保護回路は、ダイオード１．２．
５と抵抗３とからなり、相補型ＭＯＳトランジスタ素子
１１のゲート部を保護している。入出力、電圧端子は、
第１図の場合と同枡ζである。
第３図は、第２図の入力保護回路部の半導体基板の断面
図である。Ｎ型半専体基板７にｂ公的にＰウェル８を形
成し、主表面には、Ｐ型拡散度拡し、Ｎ型高錘度拡散層
１０′と接続され、同時にＰ型拡散度拡散五を９”と接
続された金Ｎ電極６（第２図の入力端子４に相当）が形
成される。ここで、Ｐ型筒濃度拡散層９”とＮ型高濃度
拡散層１０とからなる接合は、絹２図のダイオード１に
相当し、Ｐ型窩濃度拡散層ｑとＮ型拡散度拡散触ｌＯと
からなる接合は、第２図のダイオード５に相当し１、ｐ
２ｐ２高濃度拡散層ｑとＮ型高濃度拡散層１０′とから
なる接合は、第２図のダイオード２に相当する。
また、第２図の抵抗３は、第３図め抵抗３に相当する０
尚、妬２図の相補型ＭＯＢ　）ランジスタ素子１１は第
３図においては図示されていない〇今、入力端子４から
入った靜糎、気は、ドレイン電圧端子ＶＤＤ側へダイオ
ード１′ｆ：介して吸収されるとともに、ダイオード２
ダイオード５を介しても、並列に吸収される。また、ソ
ース電圧端子Ｖｓｓ側へは、ダイオ−°ド２を介して吸
収きれるとともに、ダイオード１、ダイオード５を介し
て、並列に吸収される。なお、ダイオード５は、ダイオ
ード１．２と同様な耐圧をもつことが望ましい。仁のよ
うに、′Ｆハ流経路がふえるため、′Ｒ）；が１集中が
起υにくくなり、ダイオード都の接合破壊強度′ｆｒ、
強くした入力保護回路が得られる。
なお、紀３図の構造を見てもわかる通勺、製造上何ら新
らしい工程を追加する心壁がない。
また、第３図においてはＮ型半専体基板を使用し、Ｐ型
ウェルを形成した構造の例であるが、逆にＰ型半専体基
板を使用し、Ｎ型ウェルを形成した場合もあることはｂ
′うまでもない。
以上のように、本発明によれは、破壊強度が冒い入力保
護回路を備えた半碑体装＋ｉが？むられる０
【図面の簡単な説明】
第１図は従来の入力保護回路の等価回路を示す回路図、
第２図は本発明の実施例の入力保護回路の等価回路會示
す回路図、第３図は本発明の実施例の入力保護回路の半
袷１体基板ケ示す断面図である。 面図において、１．２・・・・・・ダイオード、３・旧
・・抵抗、４・・・・・・入力端子、５・川・・ダイオ
ード、６・・・・・・金ＪＡ電極、７・・・・・・Ｎ型
の牛街体基板、８・・・・・・Ｐウェル、９．９’、９
“・・・・・・Ｐ型高濃度拡散層、１ｏ、】σ・・・・
・・Ｎ型高濃度拡散層、１１・・・・・・相補型ＡＴＯ
８）ランジスタ素子、ＶＤＤ・・・・・・ドレイン電圧
端子、　Ｖｓｓ・・・・・・ソース電圧端子。 第１司 羊２回

Claims (1)

    【特許請求の範囲】
  1. 相補型ＭＯＳトランジスタ素子のゲートを保護するため
    の入力保護回路を備えた半導体装置において、前記入力
    保護回路ｉ１１．、入力端子とドレイン電圧端子との間
    、及び前記入力端子とソース電圧端子の間、前記ドレイ
    ン電圧端子と前記ソース電圧端子との間にそれぞれＰＮ
    接合領域を、前記ゲートと前記入力端子との間に抵抗領
    域を有していることを特徴とする半導体装置。
JP57221215A 1982-10-15 1982-12-17 半導体装置 Pending JPS59111356A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP57221215A JPS59111356A (ja) 1982-12-17 1982-12-17 半導体装置
US06/542,369 US4607274A (en) 1982-10-15 1983-10-17 Complementary MOS field effect transistor integrated circuit with protection function

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57221215A JPS59111356A (ja) 1982-12-17 1982-12-17 半導体装置

Publications (1)

Publication Number Publication Date
JPS59111356A true JPS59111356A (ja) 1984-06-27

Family

ID=16763264

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57221215A Pending JPS59111356A (ja) 1982-10-15 1982-12-17 半導体装置

Country Status (1)

Country Link
JP (1) JPS59111356A (ja)

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