KR100423846B1

KR100423846B1 - 반도체 장치의 정전기 보호 회로

Info

Publication number: KR100423846B1
Application number: KR1019970015539A
Authority: KR
Inventors: 조욱래
Original assignee: 삼성전자주식회사
Priority date: 1997-04-25
Filing date: 1997-04-25
Publication date: 2004-05-17
Anticipated expiration: 2017-04-25
Also published as: KR19980078109A

Abstract

본 발명은 정전기 보호 레벨을 유지하면서 입력 케패시턴스를 줄일 수 있는 반도체 장치의 정전기 보호 회로에 관한 것으로, 입출력 패드와 제 1 전원전압원 사이에 P+/N 다이오우드가 접속되고, 상기 입출력 패드와 제 2 전원전압원 사이에 N+/P 다이오우드가 접속되고, 상기 제 1 전원전압원과 제 2 전원전압원 사이에 연결되어 상기 입출력 패드를 통해 인가되는 정전기를 방전시키는 회로를 포함한다. 이와 같은 장치에 의해서, 전원전압원과 접지전압원 사이에 정전기 방전회로를 구성하여 접합 케패시턴스를 감소시킬 수 있고, 그 결과 입력 케패시턴스를 감소시킬 수 있다.

Description

반도체 장치의 정전기 보호 회로(An Electrostatic Protection Circuit of Semiconductor Device)

본 발명은 반도체 장치의 정전기 보호 회로에 관한 것으로, 좀 더 구체적으로는 정전기 방전회로를 전원전압원과 접지전압원 사이에 연결하여 입력 케패시턴스를 감소시키는 반도체 장치의 정전기 보호 회로에 관한 것이다.

도 1은 종래 반도체 장치의 정전기 보호 회로도이다.

도 1을 참조하면, 종래 SRAM의 정전기 보호 회로는, 입출력 패드(2)와 내부회로(8) 사이에 인버터(6)가 연결되어 있다.

그리고, 상기 입출력 패드(2)와 전원전압원(VDD) 사이에 P+/N 다이오우드가 연결되어 있고, 상기 입출력 패드(2)와 접지전압원(VSS) 사이에 N+/P 다이오우드가 연결되어 있다.

또한, 상기 입출력 패드(2)와 접지전압원(VSS) 사이에 정전기 방전회로(4)가 연결되어 있다. 이 때, 상기 정전기 방전회로(4)는 상기 입출력 패드(2)와 접지전압원(VSS) 사이에 전류패스가 연결되고, 상기 접지전압원(VSS)에 게이트 단자가 연결된 NMOS 트랜지스터이다.

상기 NMOS 트랜지스터는 게이트 및 소오스/드레인 영역에 실리사이드막을 갖도록 형성된다. 상기 실리사이드막은 별도의 매스킹(masking) 공정을 필요로 하지 않고 셀프 얼라인(self align)으로 형성되기 때문에 상기 게이트 및 소오스/드레인 영역의 거리를 극히 짧게 형성할 수 있고, 또한 매우 낮은 콘택 저항을 제공하게 된다.

그러나, 상기 트랜지스터를 보호하기 위한 저항을 설계하기가 어렵고 그 결과, 상기 트랜지스터는 자체로서 큰 전류를 견딜 수 있도록 설계해야 한다.

상기 트랜지스터의 전류 능력을 크게 하기 위해 트랜지스터의 소오스/드레인의 폭을 크게 설계하여 정전기 보호 레벨을 증가시킨다.

그러나, 상기 트랜지스터의 소오스/드레인의 폭이 커지게 되면 소오스/드레인의 접합 케패시턴스(junction capacitance)도 커지게 된다.

또한, 상기 접합 케패시턴스가 커지게 되면 특히 초고속 반도체 장치에 있어서 입력 케패시턴스가 커지는 문제점이 발생된다.

본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 정전기 보호 레벨을 유지시키면서 접합 케패시턴스를 크게 줄일 수 있는 반도체 장치의 정전기 보호 회로를 제공함에 그 목적이 있다.

도 1은 종래의 반도체 장치의 정전기 보호 회로도;

도 2는 본 발명의 1 실시예에 따른 반도체 장치의 정전기 보호 회로도;

도 3은 본 발명의 2 실시예에 따른 반도체 장치의 정전기 보호 회로도;

도 4는 본 발명의 3 실시예에 따른 반도체 장치의 정전기 보호 회로도.

* 도면의 주요 부분에 대한 부호의 설명

2, 10 : 입출력 패드4, 12, 16, 18 : 정전기 방전회로

6, 14 : 인버터8, 20 : 내부회로

(구성)

상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 반도체 장치의 정전기 보호 회로는, 입출력 패드와 제 1 전원전압원 사이에 P+/N 다이오우드가 접속되고, 상기 입출력 패드와 제 2 전원전압원 사이에 N+/P 다이오우드가 접속되고, 상기 제 1 전원전압원과 제 2 전원전압원 사이에 연결되어 상기 입출력 패드를 통해 인가되는 정전기를 방전시키는 회로를 포함한다.

이 장치의 바람직한 실시예에 있어서, 상기 정전기 방전회로는 상기 제 1 전원전압원과 제 2 전원전압원 사이에 전류패스가 연결되고, 상기 제 2 전원전압원에 게이트 단자가 연결된 NMOS 트랜지스터이다.

이 장치의 바람직한 실시예에 있어서, 상기 정전기 방전회로는 상기 제 1 전원전압원과 제 2 전원전압원 사이에 전류패스가 연결되고, 상기 제 1 전원전압원에 게이트 단자가 연결된 PMOS 트랜지스터이다.

이 장치의 바람직한 실시예에 있어서, 상기 정전기 방전회로는 상기 제 1 전원전압원과 제 2 전원전압원 사이에 각각의 전류패스가 연결되고, 상기 제 1 전원전압원과 제 2 전원전압원에 각각의 게이트 단자가 연결된 PMOS 트랜지스터와 NMOS 트랜지스터를 포함한다.

(작용)

본 발명에 의한 정전기 보호 회로는 전원전압원과 접지전압원 사이에 정전기 방전회로를 접속하여 정전기 보호 레벨을 유지시키면서 입력 케패시턴스를 감소시킨다.

이하, 도 2 내지 도 4를 참조하여 본 발명의 실시예를 상세히 설명한다.

도 3 내지 도 4에 있어서, 도 2에 도시된 정전기 보호 회로의 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서는 동일한 참조 번호를 병기하고 그 설명은 생략한다.

(실시예 1)

도 2는 본 발명의 1 실시예에 따른 반도체 장치의 정전기 보호 회로도이다.

도 2를 참조하면, 본 발명의 1 실시예에 따른 SRAM의 정전기 보호 회로는 입출력 패드(10)와 내부회로(20) 사이에 인버터(14)가 연결되어 있다.

상기 입출력 패드(10)와 전원전압원(VDD) 사이에 P+/N 다이오우드가 접속되고, 상기 입출력 패드(10)와 접지전압원(VSS) 사이에 N+/P 다이오우드가 접속되어 있다.

상기 전원전압원(VDD)과 접지전압원(VSS) 사이에 정전기 방전회로(12)인 NMOS 트랜지스터가 연결되어 있다. 이 때, 종래 NMOS 트랜지스터가 입출력 패드(10)와 접지전압원(VSS) 사이에 전류패스가 연결된 것과는 달리, 본 발명에 따른 NMOS 트랜지스터는 상기 전원전압원(VDD)과 접지전압원(VSS) 사이에 전류패스가 연결된다. 그리고, 게이트 단자는 상기 접지전압원(VSS)에 연결된다.

따라서, 상기 입출력 패드(10)에 상기 NMOS 트랜지스터의 전류패스가 연결되지 않으므로 접합 케패시턴스가 줄어들게 되고, 그 결과 입력 케패시턴스가 줄어들게 된다.

상기 NMOS 트랜지스터는 상기 입출력 패드(10)에 포지티브(positive)의 수천 볼트 전압이 인가될 때, 상기 인버터(14)가 브렉다운 전압(breakdown voltage)에 이르기 전에 과전류를 통과시켜 상기 인버터(14)의 게이트 및 내부회로(20)를 보호하는 기능을 갖는다.

이 때, 상기 NMOS 트랜지스터는 소오스/드레인 간의 펀치쓰루(punchthrough)에 의해 상기 과전류를 통과시킨다.

상기 정전기 보호 회로는 상기 입출력 패드(10)에 포지티브 정전기 전압이 인가되면, 이에 따른 과전류를 상기 P+/N 다이오우드를 경유하여 상기 NMOS 트랜지스터의 전류패스를 통해 방전시킨다.

한편, 상기 정전기 레벨은 종래 정전기 보호 회로에 비해 다이오우드가 턴 온 되는 전압차이 약 0.7V 만큼 줄어들게 될 것으로 예상되나, 인가되는 정전기 전압은 보통 2000V 이상을 만족시켜야 하므로 그 차이는 무시할 만 하다.

(실시예 2)

도 3은 본 발명의 2 실시예에 따른 반도체 장치의 정전기 보호 회로도이다.

도 3을 참조하면, 본 발명의 2 실시예에 따른 SRAM의 정전기 보호 회로는 상기 1 실시예에서의 회로 구성 중 정전기 방전회로(16)의 구성을 달리한다.

상기 정전기 방전회로(16)는 PMOS 트랜지스터로서, 상기 전원전압원(VDD)과 접지전압원(VSS) 사이에 전류패스가 연결되고, 게이트 단자가 상기 접지전압원(VSS)에 연결된다.

상기 정전기 방전회로(16)는 상기 입출력 패드(10)에 네가티브(negative) 전압이 인가되었을 때 상기 전원전압원(VDD)이 높은 퍼텐셜을 갖게 되므로, 상기 PMOS 트랜지스터가 펀치쓰루로 인해 과전류를 통과시킨다. 그리고, 상기 입출력 패드(10)가 낮은 퍼텐셜이므로 상기 N+/P 다이오우드가 순방향 바이어스(forward bias) 상태가 되어 쉽게 전류를 흐르게 하므로 완전한 방전 패스가 형성된다.

(실시예 3)

도 4는 본 발명의 3 실시예에 따른 반도체 장치의 정전기 보호 회로도이다.

도 4를 참조하면, 본 발명의 3 실시예에 따른 SRAM의 정전기 보호 회로는 상기 1 실시예 및 2 실시예의 정전기 보호 회로의 정전기 방전회로(12, 16)를 병렬연결하여 다른 정전기 방전회로(18)를 구현한 것이다.

따라서, 상기 입출력 패드(10)를 통해 수천 볼트의 포지티브 또는 네가티브 정전기 전압이 인가될 때 이에 따른 각각의 방전전류 패스를 형성하여 정전기로부터 내부회로(20)를 보호하게 된다.

일반적으로 상기 P+/N 다이오우드 및 N+/P 다이오우드와 NMOS 트랜지스터의 접합 케패시턴스는 비슷한 값을 갖게 되므로 종래와 거의 같은 정전기 보호 레벨을 유지하면서 입력 케패시턴스를 약 2/3 정도 줄일 수 있다.

본 발명은 정전기 방전회로를 전원전압원과 접지전압원 사이에 연결함으로써 접합 케패시턴스를 감소시킬 수 있고, 따라서 정전기 보호 회로의 입력 케패시턴스를 감소시킬 수 있는 효과가 있다.

Claims

입출력 패드(10)와 제 1 전원전압원(VDD) 사이에 P+/N 다이오우드가 접속되고, 상기 입출력 패드(10)와 제 2 전원전압원(VSS) 사이에 N+/P 다이오우드가 접속된 반도체 장치의 정전기 보호 회로에 있어서,

상기 제 1 전원전압원(VDD)과 제 2 전원전압원(VSS) 사이에 연결되어 상기 입출력 패드(10)를 통해 인가되는 정전기를 방전시키는 회로(12, 16, 18)를 포함하는 것을 특징으로 하는 반도체 장치의 정전기 보호 회로.
제 1 항에 있어서,

상기 정전기 방전회로(12)는 상기 제 1 전원전압원(VDD)과 제 2 전원전압원(VSS) 사이에 전류패스가 연결되고, 상기 제 2 전원전압원(VSS)에 게이트 단자가 연결된 NMOS 트랜지스터인 것을 특징으로 하는 반도체 장치의 정전기 보호 회로.
제 1 항에 있어서,

상기 정전기 방전회로(16)는 상기 제 1 전원전압원(VDD)과 제 2 전원전압원(VSS) 사이에 전류패스가 연결되고, 상기 제 1 전원전압원(VDD)에 게이트 단자가 연결된 PMOS 트랜지스터인 것을 특징으로 하는 반도체 장치의 정전기 보호 회로.
제 1 항에 있어서,

상기 정전기 방전회로(18)는 상기 제 1 전원전압원(VDD)과 제 2 전원전압원(VSS) 사이에 각각의 전류패스가 연결되고, 상기 제 1 전원전압원(VDD)과 제 2 전원전압원(VSS)에 각각의 게이트 단자가 연결된 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치의 정전기 보호 회로.