KR980012291A

KR980012291A - 반도체 장치

Info

Publication number: KR980012291A
Application number: KR1019970033012A
Authority: KR
Inventors: 다까유끼 하리마; 겐이찌 나까무라; 미쯔기 오구라
Original assignee: 니시무로 다이조; 가부시끼가이샤 도시바
Priority date: 1996-07-16
Filing date: 1997-07-16
Publication date: 1998-04-30
Anticipated expiration: 2017-07-16
Also published as: KR100243496B1; US5942784A; JPH1032259A; JP3264622B2

Abstract

억세스의 고속화 및 복수 전원에 있어서의 어떠한 투입 시퀀스에 대해서도 전원 투입시 등의 래치업 발생을 방지한다. 먼저 칩 내부용 전압 VDD가 인가된 경우는 N웰 바이어스 회로(9) 및 P웰 바이어스 회로(10)가 동작하여, N웰(12) 및 P웰(13)은 바이어스된다. 따라서, 그 후 인터페이스용 전압 VDDQ가 인가되어도 래치업은 발생하지 않는다. 한편, 인터페이스용 전압 VDDQ가 단자(8)에 먼저 인가된 경우에도 바이어스 회로(15)에 의해 N웰 바이어스 회로(9) 및 P웰 바이어스 회로(10)가 동작하여 N웰(12) 및 P웰(13)은 바이어스된다. 따라서, 그 후 칩 내부용 전압 VDD가 인가되어도 래치업은 발생하지 않는다.

Description

반도체 장치

본 발명은 반도체 장치에 관한 것으로, 특히 바이어스 회로를 구비하고 복수의 전원을 공급하는 반도체 장치에 있어서, 어떠한 투입 시퀀스에 대해서도 래치업의 발생을 방지하도록 한 반도체 장치에 관한 것이다.

최근에는 CPU가 저전압 전원으로 동작하는 등에 의해 하나의 반도체 장치가 복수의 전원 단자를 구비하고, 각각의 전원을 공급하는 경우가 있다. 예를 들면, 칩 내부용 전원 외에 이것과 다른 전압의 인터페이스용 전원 또는 출력 버퍼용 전원 등이 설치되고, 하나의 반도체 장치가 이들 복수 전압을 동작 전원으로 하는 것이다.

도 6에 복수 전압에 의해 동작하는 CMOS 스태틱 RAM의 부분적인 단면 구조도를 도시한다(특개평6-24687호 공보 참조). 이와 같은 RAM은 메모리 어레이와 X 및 Y 어드레스 레지스터로 구성된다. 이 구조는 절연층을 사이에 두고 P형 및 N형 반도체 기판을 접합시킨 SOI(Silicon On Insulation) 반도체 기판 상에 구성된다. SOI를 채용함으로써 배선의 기생 용량을 작게할 수 있기 때문에 고속화하기 쉽고, NMOS 트랜지스터와 PMOS 트랜지스터를 줄무늬 형상으로 형성함으로써 래치업의 발생을 방지할 수 있다. 래치업은 CMOS 트랜지스터 구조에 있어서 기생 트랜지스터의 존재에 의해 전원 단자로부터 접지 단자까지 전류가 그대로 흘러버리는 현상을 말한다.

도 6에 있어서, 메모리 어레이 MA 및 X 어드레스 레지스터 XD가 형성된다. 메모리 어레이 MA에는 절연층(63, 64)에 의해 분리된 N^-웰(67)을 반도체 기판 영역으로 하여, PMOS 트랜지스터(69)가 형성된다. 또한, 절연층(62, 63)에 의해 분리되고 P^-웰(66)을 기판 영역으로서 NMOS 트랜지스터(68)가 형성된다. 또한, N^-웰(67)에는 N^-영역이 형성되어, 회로의 어스 전위 V_SS가 기판 바이어스 전압으로서 공급된다. 또한, P^-웰(66)에는 P^-웰 영역이 형성되고, 전원 전압V_DD2가 기판 바이어스 전압으로서 공급된다.

또한, X 어드레스 레코더 XD에는 절연층(61, 62)에 의해 분리된 P^-웰(70)을 반도체 기판 영역으로 하여 NMOS 트랜지스터(71)가 형성된다. 또한, P^-웰(70)에는 P^-영역이 형성되고, 전원 전압 V_DD2와 다른 전원 전압 V_DD1이 기판 바이어스 전압으로서 공급된다.

이와 같이, 상이한 전원 전압을 동작 전원으로 하는 복수의 블럭을 구비하는 반도체 장치에 있어서, 전원 전압 또는 어스 전위를 기판 바이어스 전압으로서 공급함으로써 MOS 트랜지스터의 임계치 전압이 필요 이상으로 커지는 것을 방지하여, RAM 등의 반도체 장치의 동작을 고속화 할 수 있다.

이상과 같은, SOI에서는 래치업의 발생은 방지할 수 있지만 절연층이 없는 반도체 장치에서는 래치업이 발생하는 경우가 있다. 그래서, 본 발명에서는 하나의 반도체 장치에 복수 전압을 동작 전원으로 하는 경우, N웰 및/또는 P웰에 대해 웰 마다 최적의 바이어스 전압을 공급함으로써 억세스의 고속화 및 래치업 억제·방지를 목적으로 한다.

또한, 이상과 같이 억세스의 고속화를 위한 기판 또는 웰을 바이어스한 반도체 장치에 있어서는, 칩 내부용과 인터페이스용 전압과 같이 복수 전원을 구비하는 경우, 복수 전원에서의 투입 시퀀스에 따라서는 래치업을 발생시킨다. 본 발명에서는 바이어스 회로의 기준이 되는 칩 내부용 전원과 인터페이스 전원을 반도체 상에 설치된 바이패스 회로를 통해 접속함으로써, 복수 전원에 있어서의 어떠한 투입 시퀀스에 대해서도 전원 투입시 등의 래치업의 발생을 방지하는 것을 목적으로 한다.

본 발명에 의하면,

제1 회로가 형성된 N형 기판 영역과,

상기 N형 기판 영역과 인접하여 배치되고, 제2 회로가 형성된 P형 기판 영역과,

상기 제1 회로 및/또는 상기 제2 회로의 소정부에 전원을 공급함과 동시에, 상기 N형 기판 영역 및/또는 상기 P형 기판 영역을 바이어스하기 위한 바이어스 기준 전압을 공급하는 제1 전원과,

상기 제1 전원을 공급한 상기 소정부와는 상이한 상기 제1 회로 및/또는 상기 제2 회로의 다른 소정부에, 상기 제1 전원 전압과는 상이한 전압을 공급하는 제2 전원과,

상기 제1 전원에 의해 공급된 상기 바이어스 기준 전압에 의해 소정의 바이어스 전압을 출력하고, 상기 N형 기판 영역 및/또는 P형 기판 영역을 바이어스하는 기판 바이어스 회로와,

상기 제1 전원과 상기 제2 전원과의 사이에 접속되고, 상기 제2 전원만이 공급되고 있을 때 온 상태로 되고, 상기 제1 전원이 공급되고 있을 때 제2 전원의 공급 상태에 관계없이 오프 상태로 되는 바이어스 회로를 구비한 반도체 장치를 제공한다.

또한, 상기 바이패스 회로는,

상기 제1 전원이 먼저 투입된 경우에 오프 상태로 되고, 그 후 제2 전원이 투입되었을 때도 오프 상태를 유지하고,

한편, 상기 제2 전원이 먼저 공급된 경우에 온 상태로 되고, 그 후 상기 제1 전원이 공급되었을 때 오프 상태로 되는 것을 특징으로 한다.

제1도는 P웰 및 N웰 바이어스 회로를 구비하고, 복수 전압을 동작 전압으로 하는 본 발명에 따른 반도체 장치의 구조도.

제2도는 P웰 및 N웰 바이어스 회로를 구비하고, 복수 전압을 동작 전압으로 하는 본 발명의 제1 실시 형태의 반도체 장치의 구조도.

제3도는 바이어스 회로의 구성도.

제4도는 P웰 바이어스 회로를 구비하고, 복수 전압을 동작 전압으로 하는 본 발명의 제2 실시 형태의 반도체 장치의 구조도.

제5도는 N웰 바이어스 회로를 구비하고, 복수 전압을 동작 전압으로 하는 본 발명의 제3 실시 형태의 반도체 장치의 구조도.

제6도는 복수 전압에 의해 동작하는 CMOS 스태틱 RAM의 부분적인 단면 구조도.

* 도면의 주요부분에 대한 부호의 설명

9 : N웰 바이어스 회로 10 : P웰 바이어스 회로

12 : N웰 13 : P웰

15 : 바이어스 회로 V_DD: 칩 내부용 전압

V_DDQ: 인터페이스용 전압 B₁, B₂, B₃: 기생 바이폴라 트랜지스터

C₁, C₂, C₃: 기생 용량(접합 용량)

도 1에 복수의 바이어스 회로를 구비하고, 복수 전압을 동작 전원으로 하는 본 발명에 따른 반도체 장치의 구조도를 도시한다.

도 1에 있어서의 반도체 장치에서는 칩 내부용 전압 V_DD및 인터페이스용 전압 V_DDQ라고 하는 복수 전압을 동작 전원으로 한다. 예를 들면, 칩 내부용 전원은 메모리칩 등에 이용되고, 인터페이스용 전압은 입출력 인터페이스, 입출력 회로, 디코더 등에 이용된다. 이 경우는 칩내부용 전압 V_DD및 인터페이스용 전압 V_DDQ는, 한쪽이 예를 들면 2.5V 등의 비교적 절대치가 작은 전압으로 설정되어, 저소비 전력화를 꾀할 수 있으므로, 다른쪽이 3.3V, 4.0V 등의 비교적 절대치가 큰 전압으로 설정되는 것이다. 또한, 각 전압은 각각의 절대치가 마이너스값이어도 좋고, 또한 필요에 따라서 적절한 전압치가 적절히 공급된다.

도 1에 있어서, N형 기판(11) 상에 N웰(12) 및 P웰(13)이 형성되어 있다. N웰(12) 및 P웰(13) 상에는 게이트 산화막을 통해 게이트 전극이 형성된다. N웰(12)의 게이트 전극·게이트 산화막의 양측에는 P^-형 소스와 드레인이 형성되고, PMOS 트랜지스터(1, 2)를 구성한다. 또한, N웰(12)에는 바이어스 전압을 인가하기 위해 N⁺영역(4)이 있다. 한편, P웰(13)의 게이트 산화막의 양측에는 N⁺소스와 드레인이 형성되고, NMOS 트랜지스터(3)를 구성한다. 또한, P웰(13)에는 바이어스 전압을 인가하기 위해 N⁺영역(5) 및 P⁺영역(6)이 있다. 또한, P웰의 N⁺영역(5)은 풀업용이고, 프리차지하는 기능이 있다. 이 기능은, 필요에 따라서 적절히 구비된다. 이와 같이 구성된 반도체 장치에 있어서는 도 1에 도시한 바와 같이 기생 바이폴라 트랜지스터(B₁∼B₃)가 발생됨과 동시에 기생 용량(접합 용량: C₁∼C₄)가 발생한다.

반도체 장치의 전원인 칩 내부용 전압 V_DD는 제1 전원 단자(7)에 인가되어, PMOS 트랜지스터(2) 등에 공급된다. 또한, 칩 내부용 전압 V_DD는 N웰 바이어스 회로(9) 및 P웰 바이어스 회로(10)의 바이어스 기준 전압으로서 공급된다. N웰 바이어스 회로(9)에 의해 N웰 바이어스 전압이 N⁺영역(4)으로 인가되고, 또한 P웰 바이어스 회로(10)에 의해 P웰 바이어스 전압이 P⁺영역(4)으로 인가된다. 여기서, N웰 바이어스 회로(9)에 의한 바이어스 전압은 예를 들면 칩 내부용 전압 V_DD이상의 값으로 설정된다. 또한, P웰 바이어스 회로(10)에 의한 바이어스 전압은 예를 들면 어스 전위 이하로 설정된다. 이들 전압은 필요에 따라 적절하게 설정할 수 있다. 이와 같이, N웰 및/또는 P웰에 바이어스 전압을 제공함으로써 기생 용량에 축적된 소수 캐리어를 추출하는 작용이 있으므로, 반도체 장치가 고속성을 유지할 수 있다.

또한 전원으로서는 칩용 전압 V_DD이외에 입출력 또는 출력 버퍼 등의 인터페이스용 전압 V_DDQ가 제2 전원단자(8)에 인가되고, 이 전압이 PMOS 트랜지스터(1) 등에 공급된다.

또한, 통상적으로는 N웰 바이어스 회로(9) 및 P웰 바이어스 회로(10)와 관련된 회로는 동일한 반도체 기판상에 형성된다. 또한 NMOS 트랜지스터 및 PMOS 트랜지스터의 개수는 필요에 따라 적절히 형성된다. 또한, 칩용 전압 V_DD및 인터페이스용 전압 V_DDQ는 소정의 소자에 적절히 공급할 수 있다.

다음에, 도 1에 도시한 바와 같이 구성된 N웰 및 P웰의 양쪽에 바이어스 회로를 구비한 반도체 장치의 전원 투입 동작에 대해 설명한다. 복수 전원을 구비하는 경우 전원 투입의 순서에 따라 이하 (1) 또는 (2)와 같은 동작을 행한다.

(1) 우선 처음에, 칩 내부용 전압 V_DD가 인가된 상태에서 인터페이스용 전압V_DDQ가 인가된 경우를 상정한다.

a) 칩 내부용 전원 투입(V_DD)

칩 내부용 전압 V_DD만이 투입되어 있는 상태에서는 N웰 바이어스 회로(9) 및 P웰 바이어스 회로(10)가 동작하고 있다. 예를 들면, N웰(12)은 칩 내부용 전압V_DD보다 높은 전압으로 고정되어 있고, 또한, P웰(13)은 어스전압 V_SS보다 낮은 바이어스로 고정되어 있다.

b) 인터페이스용 전원 투입(V_DDQ)

·여기서, 인터페이스용 전압 V_DDQ가 인가되었다고 해도 N웰(12)은 칩용 전압 V_DD보다 높은 전압으로 고정된다. 이 때문에 기생 바이폴라 트랜지스터(B₁, B₂)는 베이스 전압이 고정되므로 오프 상태를 유지한다.

·또한, P웰(13)은 어스 전압 V_SS보다 낮은 바이어스로 고정되어 있기 때문에 기생 바이폴라 트랜지스터(B₃)는 베이스 전압이 고정되므로 역시 오프 상태 그대로이다.

이와 같이, 칩용 전압 V_DD및 인터페이스용 전압 V_DDQ의 전원 단자(7, 8)로부터 어스 V_SS까지 전류가 계속해서 흐르는 현상, 즉 래치업은 발생되지 않는다.

(2) 다음에, 인터페이스용 전압 V_DDQ가 인가된 상태에서 칩 내부용 전압 V_DD가 인가된 경우를 상정한다.

a) 인터페이스용 전원 투입(V_DDQ)

인터페이스용 전원만이 투입되어 있는 상태에서는 N웰 바이어스 회로(9) 및 P웰 바이어스 회로(10)는 그 기준 전위가 되는 칩 내부용 전원이 투입되어 있지 않기 때문에 동작하지 않는다. 따라서 V_F를 플로팅 상태의 전압으로 하면, N웰(12)의 전위는 (V_DDQ-V_F), 및 P웰(13)의 전위는 V_F로 되어 있다.

b) 칩 내부용 전원 투입(V_DD)

·이 상태에서 칩 내부용 전원이 투입되면 N웰 바이어스 회로(9) 및 P웰 바이어스 회로(10)가 동작한다. 칩 내부용 전압 V_DD가 인가되면 N⁺영역(5)과 P웰(13)과의 사이의 접합 용량 C₄를 통하는 커플링에 의해 P웰(13)의 전위가 V_F보다 상승한다.

·이에 따라, 기생 바이폴라 트랜지스터(B₃)가 온하고, (V_DDQ-V_F)에 바이어스되어 있는 N웰(12)로부터 NMOS 트랜지스터(3)의 N⁺를 통해 V_SS로 전류가 흐른다.

·이에 따라, N웰(12)의 전위가 저하하고, 기생 바이폴라 트랜지스터(B₁)의 베이스 전위가 저하하므로 이번에는 기생 바이폴라 트랜지스터(B₁)가 온한다.

·이에 따라, 인터페이스용 전압V_DDQ(제2 전원 단자 8)∼N웰(12)의 PMOS 트랜지스터(1)의 P⁺영역∼기생 바이폴라 트랜지스터(B₁, B₃)∼P웰(13)의 NMOS 트랜지스터(3)의 N⁺∼어스 V_SS라고 하는 경로가 형성되어 전류가 흐르게 된다(래치업).

·이에 따라, P웰(13)의 전위는 더욱 상승하게 된다.

·그 때문에 N웰(12)의 전위가 더욱 저하하므로 기생 바이폴라 트랜지스터B2의 베이스 전위가 임계치보다 저하하고, 이번에는 기생 바이폴라 트랜지스터(B₂)가 온한다.

·이에 따라 칩 내부용 전압 V_DD(제1 전원 단자 7)∼N웰(12)의 PMOS 트랜지스터(2)의 P⁺영역∼기생 바이폴라 트랜지스터(B₂, B₃)∼P웰(13)의 NMOS 트랜지스터(3)의 N⁺∼어스 V_SS라고 하는 경로가 형성되어 전류가 흐르게 된다(래치업).

이와 같이, 칩용 전압 V_DD및 인터페이스용 전압 V_DDQ의 전원 단자(7, 8)로부터 어스 V_SS까지 전류가 계속해서 흐르는 현상, 즉 래치업이 발생된다.

이와 같이, 도 1에 도시한 본 발명과 관련하는 반도체 장치에서는 바이어스 전압을 설정하는 것이 가능하여 동작의 고속화를 달성할 수 있다. 또한, 바이어스 회로의 기준 전압으로 사용되는 전원(예, 칩 내부용 전원)을 미리 투입하고, 그 외의 전원(예, 인터페이스용 전원)을 후에 투입함으로써 래치업을 방지할 수 있다.

다음에, 도 2에 복수의 바이어스 회로를 구비하고 복수 전원을 동작 전원으로 하는, 본 발명의 제1 실시 형태의 반도체 장치의 구조도를 도시한다.

상술한 바와 같이, 억세스의 고속화 등을 위하여 기판 또는 웰을 바이어스하고 있는 반도체 장치에 있어서, 칩 내부용 전원을 그 바이어스 회로의 기준이 되는 전원으로 하고, 그 보다 먼저 인터페이스용 전원을 투입시킨 경우, 래치업이 발생된다. 이와 같은 현상은 특히 고온에서 기생 바이폴라 트랜지스터의 V_F가 낮을 때에 발생하기 쉽게 된다.

그래서, 본 발명의 제1 실시 형태에 있어서는, 도 1에 도시한 구성에 덧붙여 칩 내부용 전원과 인터페이스용 전원과의 사이에 바이패스 회로(15)를 설치한다. 이 바이패스 회로(15)는 회로 양단의 전압값에 따라서 온 또는 오프하도록 하는 방향성이 있는 회로이다. 예를 들면, 이 바이패스 회로(15)에 의해 인터페이스용 전원(V_DDQ)만이 투입되어 있는 경우는 도통하고, 양쪽의 전원이 투입되었을 때는 상호 전원이 영향받지 않도록 할 수 있다.

예를 들면, 칩 내부용 전원V_DD가 인터페이스용 전원 V_DDQ보다 크게 한다. 이 경우의 바이패스 회로(15)의 일례를 도 3에 도시한다. 도 3(1)은 트랜지스터를 접속함으로써 이 기능을 달성하는 것이다. 이 바이패스 회로(15)는 트랜지스터 이외에도 마찬가지의 기능을 수행하는 회로이면 좋고, 예를 들면 도3(2)에 도시한 바와 같이 다이오드, 또는 도3(3)에 도시한 바와 같이 저항 등을 채용할 수 있다. 트랜지스터 대신에 고저항으로 접속한 경우, 바이패스 회로에서의 소비 전류와 고저항의 전위 강하가 발생되므로, 바이어스 회로가 동작하도록 적절하게 설정할 필요가 있다.

또한, 칩 내부용 전압 V_DD가 인터페이스용 전압 V_DDQ보다 작은 경우에 있어서도 소자의 임계치를 소정치까지 올려 두면 마찬가지의 기능을 달성할 수 있다.

또한, N웰 바이어스 회로(9) 및 P웰 바이어스 회로(10)는 칩 내부용 전압 VDD 및 인터페이스용 전압 VDDQ중 어느 하나가 기준 전압으로서 공급된 경우에도 소정 범위의 바이어스 전압을 출력하도록 구성할 수 있다.

다음에, 도 2에 도시한 바와 같이 구성된 N웰 및 P웰 양쪽에 바이어스 회로를 구비한 반도체 장치에 대해 전원 투입 동작을 설명한다. 복수 전원을 구비하는 경우, 전원 투입의 순서에 따라 이하 (1) 또는 (2)와 같은 동작을 행한다.

a) 칩 내부용 전원 투입(V_DD)

·칩 내부용 전압 V_DD만이 투입되어 있는 상태에서는 N웰 바이어스 회로(9) 및 P웰 바이어스 회로(10)가 동작하고 있다. 예를 들면, N웰(12)은 칩 내부용 전압 V_DD보다 높은 전압으로 구성되어 있고, 또한 P웰(13)은 어스 전압 V_SS보다 낮은 바이어스로 고정되어 있다.

·이 때, 바이어스 회로(15)는 양단의 전압 조건으로부터 오프로 되어 영향을 받지 않는다.

b) 인터페이스용 전원 투입(V_DDQ)

·여기서, 인터페이스용 전압 V_DDQ가 인가되어도 바이패스 회로(15)는 양단의 전압의 조건은 변하지 않기 때문에 오프 상태를 유지하여 양 전원은 상호 영향받지 않는다.

·N웰(12)은 칩용 전압 V_DD보다 높은 전압으로 고정되어 있다. 이 때문에 기생 바이폴라 트랜지스터(B₁, B₂)는 베이스 전압이 고정되므로 오프 상태를 유지한다.

·또한, P웰(13)은 어스 전압 V_SS보다 낮은 바이어스로 고정되어 있기 때문에, 기생 바이폴라 트랜지스터(B₃)는 베이스 전압이 고정되므로 역시 오프 상태 그대로이다.

(2) 다음에, 인터페이스용 전압 V_DDQ가 인가된 상태에서 칩 내부용 전압 V_DD가 인가된 경우를 성정한다.

a) 인터페이스용 전원 투입(V_DDQ)

·인터페이스용 전원 만이 투입되어 있는 상태에서는 바이패스 회로(15)는 양단의 전압치의 조건에 의해 온으로 된다.

·따라서, 인터페이스용 전압 V_DDQ가 바이패스 회로(15)를 통해 N웰 바이어스 회로(9) 및 P웰 바이어스 회로에 공급된다. N웰 바이어스 회로(9) 및 P웰 바이어스 회로(10)가 동작하고 있기 때문에, N웰(12)은 칩 내부용 전압 V_DD보다 높은 전압으로 고정되어 있고, 또한 P웰(13)은 어스 전압 V_SS보다 낮은 바이어스로 고정되어 있다.

b) 칩 내부용 전원 투입(V_DD)

·여기서, 인터페이스용 전압 V_DD가 인가되면, 바이패스 회로(15)는 양단 전압값의 조건이 변하기 때문에 오프로 된다.

·이미 N웰 바이어스 회로(9)는 동작하고 있으므로 N웰(12)는 칩용 전압 V_DD보다 높은 전압으로 고정되어 있다. 이 때문에, 기생 바이폴라 트랜지스터(B₁, B₂)는 베이스 전압이 고정되므로 오프 상태를 유지한다.

·또한, 이미 P웰 바이어스 회로(10)가 동작하고 있고 P웰(13)은 어스 전압 V_SS보다 낮은 바이어스로 고정되어 있기 때문에 기생 바이폴라 트랜지스터(B₃)는 베이스 전압이 고정되므로 역시 오프 상태 그대로이다.

다음에, 도 4에 한쪽의 P웰 바이어스 회로(10)만을 구비하고, 복수 전압을 동작 전원으로 하는, 본 발명의 제2 실시 형태의 반도체 장치의 구조도를 도시한다.

제2 실시 형태는 도2에 도시한 제1 실시 형태의 구성으로부터 N웰 바이어스 회로(9)를 제외한 구성이다. 또한, N웰(12)에 바이어스용의 N⁺영역(16)을 형성함으로써 고정적으로 바이어스용 전압을 인가할 수 있다.

그러면, 도 4에 도시한 바와 같이 구성된 P웰만으로 바이어스 회로를 구비한 반도체 장치에 대해 전원 투입 동작을 설명한다. 복수 전원을 구비하는 경우, 전원투입의 순서에 의해 이하 (1) 또는 (2)와 같은 동작을 행한다.

a) 칩 내부용 전원 투입(V_DD)

·칩 내부용 전압 V_DD만이 투입되어 있는 상태에서는 P웰 바이어스 회로(10)가 동작하고 있다. 예를 들면, P웰(13)은 어스 전압 V_SS보다 낮은 바이어스로 고정되어 있다.

·이때, 바이패스 회로(15)는 양단의 전압의 조건에서 오프로 되어 영향을 받지 않는다.

b) 인터페이스용 전원 투입(V_DDQ)

·여기서, 인터페이스용 전압 V_DDQ가 인가되어도 바이패스 회로(15)는 양단의 전압의 조건은 변하지 않기 때문에, 오프 상태를 유지하여 양 전원은 상호 영향받지 않는다.

·P웰(13)은 어스 전압 V_SS보다 낮은 바이어스로 고정되어 있기 때문에 기생 바이폴라 트랜지스터(B₃)는 베이스 전압이 고정되므로 역시 오프 상태 그대로이다.

·또한 N웰(12)이 바이어스용 전압이 N⁺영역(16)에 인가되어 있으면 칩용 전압 V_DD보다 높은 전압으로 고정되어 있다. 이 때문에, 기생 바이폴라 트랜지스터(B₁, B₂)는 베이스 전압이 고정되므로 오프 상태를 유지한다.

이와 같이, 칩용 전압 V_DD및 인터페이스용 전압 V_DDQ의 전원 전자(7, 8)로부터 어스 V_SS까지 전류가 계속해서 흐르는 현상, 즉 래치업은 발생되지 않는다.

a) 인터페이스용 전원 투입(V_DDQ)

·인터페이스용 전원만이 투입되어 있는 상태에서는 바이패스 회로(15)는 양단의 전압값의 조건에 의해 온으로 된다.

·따라서, 인터페이스용 전압 V_DDQ가 바이패스 회로(15)를 통해 P웰 바이어스 회로(10)에 공급한다. P웰 바이어스 회로(10)가 동작하고 있기 때문에 P웰(13)은 어스 전압 V_SS보다 낮은 바이어스로 고정되어 있다.

b) 칩 내부용 전원 투입(V_DD)

·여기서, 인터페이스용 전압 V_DD가 인가되면 바이패스 회로(15)는 양단의 전압값의 조건이 변하기 때문에 오프로 된다.

·이미 P웰(13) 바이어스 회로(10)가 동작하고 있고 P웰(13)은 어스 전압V_SS보다 낮은 바이어스로 고정되어 있기 때문에, 기생 바이폴라 트랜지스터(B₃)는 베이스 전압이 고정되므로 역시 오프 상태 그대로이다.

·또한, N웰(12)은 바이어스 전압이 N^-영역(16)에 인가되어 있으면 N웰(12)은 칩용 전압 V_DD에 의해 높은 전압으로 고정된다. 이 때문에, 기생 바이폴라 트랜지스터(B₁, B₂)는 베이스 전압이 고정되므로 오프 상태를 유지한다.

다음에 도 5에 한쪽의 N웰 바이어스 회로(9)만을 구비하고, 복수 전압을 동작 전원으로 하는, 본 발명의 제3 실시 형태의 반도체 장치의 구조도를 도시한다.

제3 실시 형태는 도 2에 도시한 제1 실시 형태의 구성에서 P웰 바이어스 회로(10)를 제외한 구성이다. 또한, P웰(13)은 바이어스용으로 P⁺영역(17)을 형성함으로써 고정적으로 어스 전위로 할 수 있다.

그러면, 도 5와 같이 구성된 P웰만으로 바이어스 회로를 구비한 반도체 장치에 대해 전원 투입 동작을 설명한다. 복수 전원을 구비하는 경우 전원 투입의 순서에 따라 이하 (1) 또는 (2)와 같은 동작을 행한다.

(1) 우선 처음에, 칩 내부용 전압 V_DD가 인가된 상태에서 인터페이스용 전압 V_DDQ가 인가된 경우를 상정한다.

a) 칩 내부용 전원 투입(V_DD)

·칩 내부용 전압 V_DD만이 투입되어 있는 상태에서는 N웰 바이어스 회로(9)가 동작하고 있다. 예를 들면, N웰(12)는 칩 내부용 전압 V_DD보다 높은 바이어스로 고정되어 있다.

·이 때, 바이어스 회로(15)는 양단의 전압 조건에서 오프로 되어 영향을 받지 않는다.

b) 인터페이스용 전원 투입(V_DDQ)

·여기서, 인터페이스용 전압 V_DDQ가 인가되어도 바이패스 회로(15)는 양단의 전압 조건은 변하지 않기 때문에 오프 그대로이다.

·N웰(12)은 칩 내부용 전압 V_DD보다 높은 바이어스로 고정되어 있다. 이 때문에, 기생 바이폴라 트랜지스터(B₁, B₂)는 베이스 전압이 고정되므로 오프 상태를 유지한다.

·또한, P웰(13)이 P⁺영역(17)에 의해 어스 전압으로 고정되어 있으면 기생 바이폴라 트랜지스터(B₃)는 베이스 전압이 고정되므로 역시 오프 상태 그대로이다.

이와 같이, 칩 내부용 전압 V_DD및 인터페이스용 전압 V_DDQ의 전원 단자(7, 8)로부터 어스 V_SS까지 전류가 계속해서 흐르는 현상, 즉 래치업은 발생되지 않는다.

(2) 다음에 인터페이스용 전압 V_DDQ가 인가된 상태에서 칩 내부용 전압 V_DD가 인가된 경우를 상정한다.

a) 인터페이스용 전원 투입(V_DDQ)

·따라서, 인터페이스용 전압 V_DDQ가 바이패스 회로(15)를 통해 N웰 바이어스 회로(9)에 공급된다. N웰 바이어스 회로(9)가 동작하고 있기 때문에 N웰(12)는 칩 내부용 전압 V_DD보다 높은 바이어스로 고정되어 있다.

b) 칩 내부용 전원 투입(V_DD)

·여기서, 인터페이스용 전압 V_DD가 인가되면 바이패스 회로(15)는 양단의 전압치의 조건이 변하기 때문에 오프로 된다.

·이미 N웰은 N웰 바이패스 회로(9)가 동작되어 있고 N웰(12)은 칩 내부용 전압 V_DD보다 높은 전압으로 고정되어 있다. 이 때문에 기생 바이폴라 트랜지스터(B₁, B₂)는 베이스 전압이 고정되므로 오프 상태를 유지한다.

·또한, P웰(13)이 P⁺영역(17)에 의해 어스 전위로 바이어스되어 있으면 기생 바이폴라 트랜지스터(B₃)는 베이스 전위가 고정되므로 역시 오프 상태 그대로이다.

또한, 본 발명은 SOI 및 SOS(Silicon on Sapphire)에도 적용할 수 있다.

이상과 같이, 본 발명에 의하면 하나의 반도체 장치에 복수 전압을 동작 전원으로 하는 경우, N웰 및/또는 P웰에 대해 웰마다 가장 적절한 바이어스 전압을 공급함으로써, 억세스의 고속화 및 래치업 억제·방지를 달성할 수 있다.

또한, 본 발명에서는 바이어스 회로의 기준이 되는 칩 내부용 전원과 인터페이스용 전원을 반도체 장치 상에 설치된 바이패스 회로를 통해 접속함으로써, 복수 전원에 있어서의 어떠한 투입 시퀀스에 대해서도 전원 투입시 등의 래치업의 발생을 방지할 수 있다.

Claims

제1 회로가 형성된 N형 기판 영역과, 상기 N형 기판 영역과 인접하여 배치되고, 제2 회로가 형성된 P형 기판 영역과, 상기 제1 회로 및/또는 상기 제2 회로의 소정부에 전원을 공급함과 동시에, 상기 N형 기판 영역 및/또는 상기 P형 기판 영역을 바이패스하기 위한 바이어스 기준 전압을 공급하는 제1 전원과, 상기 제1 전원을 공급한 상기 소정부와는 상이한 상기 제1 회로 및/또는 상기 제2 회로의 다른 소정부에, 상기 제1 전원 전압과는 상이한 전압을 공급하는 제2 전원과, 상기 제1 전원에 의해 공급된 상기 바이어스 기준 전압에 의해 소정의 바이패스 전압을 출력하고, 상기 N형 기판 영역 및/또는 상기 P형 기판 영역을 바이어스하는 기판 바이어스 회로와, 상기 제1 전원과 상기 제2 전원과의 사이에 접속되고, 상기 제2 전원만이 공급되고 있을 때 온 상태로 되고, 상기 제1 전원이 공급되어 있을 때 제2 전원의 공급 상태에 관계없이 오프 상태로 되는 바이패스 회로를 구비한 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 바이패스 회로는, 상기 제1 전원이 먼저 투입된 경우에 오프 상태로 되고, 그 후 제2 전원이 투입되었을 때도 오프 상태를 유지하고, 한편, 상기 제2 전원이 먼저 공급된 경우에 온 상태로 되고, 그 후 상기 제1 전원이 공급되었을 때 오프 상태로 되는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 기판 바이어스 회로는, 상기 제1 전원 전압 이상의 전압으로 상기 N형 기판 영역을 바이어스하는 N웰 바이어스 회로 및/또는 어스 전위 이하로 상기 P형 기판 영역을 바이어스하는 P웰 바이어스 회로를 포함하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 바이어스 회로 및 상기 기판 바이어스 회로는 상기 제1 회로 또는 상기 제2 회로가 형성된 반도체 기판 상에 형성되는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 바이패스 회로는, 다이오드 접속된 MOS트랜지스터로 구성되는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 제1 전원 및 상기 제2 전원은, 한쪽이 칩 내부용 전원이고, 다른쪽이 인터페이스용 전원인 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 제1 전원의 쪽이 상기 제2 전원보다 전압이 높은 것을 특징으로 하는 반도체 장치.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임