[go: up one dir, main page]

JP2007207358A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2007207358A
JP2007207358A JP2006025723A JP2006025723A JP2007207358A JP 2007207358 A JP2007207358 A JP 2007207358A JP 2006025723 A JP2006025723 A JP 2006025723A JP 2006025723 A JP2006025723 A JP 2006025723A JP 2007207358 A JP2007207358 A JP 2007207358A
Authority
JP
Japan
Prior art keywords
data
dummy
signal
cell
sense
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006025723A
Other languages
English (en)
Inventor
Takashi Osawa
澤 隆 大
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2006025723A priority Critical patent/JP2007207358A/ja
Priority to US11/625,957 priority patent/US7440329B2/en
Publication of JP2007207358A publication Critical patent/JP2007207358A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4099—Dummy cell treatment; Reference voltage generators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/711—Insulated-gate field-effect transistors [IGFET] having floating bodies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/4016—Memory devices with silicon-on-insulator cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】ダミーセル専用の書き込み回路が不要な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、フローティングボディ５０内の多数キャリアの数によってデータを記憶するメモリセルＭＣと、メモリセルのゲートに接続されたワード線ＷＬＬ、ＷＬＲと、メモリセルのデータを検出する基準電位を生成する第１および第２のダミーセルＤＣ０、ＤＣ１であって、互いに逆極性の第１および第２のデータ“０”、“１”をそれぞれ記憶する第１および第２のダミーセルと、ダミーセルのゲートに接続されたダミーワード線ＤＷＬＬ、ＤＷＬＲと、メモリセルのソースまたはドレインに接続されたビット線ＢＬＬ、ＢＬＲと、ビット線に接続され、第１および第２のダミーセルのリフレッシュ動作において、それぞれ読み出した第１のデータを第２のデータの基準電位とし、あるいは、第２のデータを第１のデータの基準電位として検出するセンスアンプＳ／Ａとを備える。
【選択図】図１

Description

本発明は半導体記憶装置に係わり、例えば、電界効果トランジスタ(ＦＥＴ)のフローティングボディに多数キャリアを蓄積することで情報を記憶するＦＢＣ(Floating Body Cell)メモリに関する。
近年、ＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣ（Floating Body Cell）メモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディ領域ともいう）を備えたＦＥＴを有し、このボディ領域に蓄積されているホール数によってデータ“１”またはデータ“０”を記憶する。例えば、メモリセルＭＣがＮ型ＦＥＴであり、ボディ領域内のホール数が多い状態をデータ“１”とし、ホール数が少ない状態をデータ“０”とする。ＦＢＣメモリ装置は、１Ｔ（Transistor）−１Ｃ(Capacitor)型ＤＲＡＭに比べて微細化しやすく、記憶容量を増大させることができる点で優れている。
ＦＢＣメモリ装置は、データ“１”とデータ“０”との間の電位を基準電位として生成し、この基準電位とデータとを比較することによってそのデータが“１”であるか“０”であるかを識別する。基準電位を生成する方式として、ダミーセル方式がある。ダミーセル方式は、データ“１”を格納するダミーセルとデータ”０“を格納するダミーセルとのペアからデータ“１”の電位とデータ“０”の電位との中間電位を基準電位として生成する方式である。
ダミーセル方式は、ダミーセルへのデータ書き込みおよびダミーセルのリフレッシュのために、ダミーセル専用の書込み回路が必要であった。これにより、メモリ領域のサイズが大きくなり、ＦＢＣメモリ装置をさらに小型化することが困難であった。
Takashi Ohsawa et al. "An 18.5ns 128Mb SOI DRAM with a Floating Body Cell" 2005 IEEE ISSCC (International Solid-State Circuits Conference) / SESSON 25 / DYNAMIC MEMORY / 25.1 (p458-459, p609)
本発明は、ダミーセル専用の書き込み回路が不要であり、小型化が可能な半導体記憶装置を提供する。
本発明に係る実施形態に従った半導体記憶装置は、電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶するメモリセルと、前記メモリセルのデータを検出するときに該データ検出の基準となる基準電位を生成する第１のダミーセルおよび第２のダミーセルであって、互いに逆極性の第１のデータおよび第２のデータをそれぞれ記憶する第１のダミーセルおよび第２のダミーセルと、前記メモリセルのゲートに接続されたワード線と、前記第１または前記第２のダミーセルのゲートに接続されたダミーワード線と、前記メモリセルのソースまたはドレインに接続されたビット線と、前記ビット線に接続されており、前記第１および前記第２のダミーセルのリフレッシュ動作において、前記第２のデータに基づく電位を基準電位として前記第１のデータを検出し、あるいは、前記第１のデータに基づく電位を基準電位として前記第２のデータを検出するセンスアンプとを備えている。
本発明による半導体記憶装置は、ダミーセル専用の書き込み回路が不要であり、小型化に優れている。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１の実施形態）
図１は、本発明に係る実施形態に従ったＦＢＣメモリ装置１００の概略的な回路図である。ＦＢＣメモリ装置１００は、メモリセルＭＣと、第１のダミーセルとしてのダミーセルＤＣ０と、第２のダミーセルとしてのダミーセルＤＣ１と、ワード線ＷＬＬｉ、ＷＬＲｉ（ｉは整数）（以下、ＷＬともいう）と、ダミーワード線ＤＷＬＬ，ＤＷＬＲ（以下、ＤＷＬともいう）と、ビット線ＢＬＬｉ、ＢＬＲｉ（以下、ＢＬともいう）と、センスアンプＳ／Ａｉ（以下、Ｓ／Ａともいう）と、イコライジング線ＥＱＬＬ，ＥＱＬＲ（以下、ＥＱＬともいう）と、イコライジングトランジスタＴＥＱＬ、ＴＥＱＲ（以下、ＴＥＱともいう）と、平均化線ＡＶＧＬ、ＡＶＧＲ（以下、ＡＶＧともいう）と、平均化トランジスタＴＡＶＬ、ＴＡＶＲ（以下、ＴＡＶともいう）とを備えている。
メモリセルＭＣは、マトリクス状に配列され、メモリセルアレイＭＣＡＬ、ＭＣＡＲ（以下、ＭＣＡともいう）を構成している。ワード線ＬＷは、ロウ（row）方向に延伸し、メモリセルＭＣのゲートに接続されている。ワード線ＷＬは、センスアンプＳ／Ａの左右に２５６本ずつ設けられており、図１では、ＷＬＬ０〜ＷＬＬ２５５およびＷＬＲ０〜ＷＬＲ２５５で示されている。ビット線ＢＬは、カラム方向に延伸し、メモリセルＭＣのソースまたはドレインに接続されている。ビット線ＢＬは、センスアンプＳ／Ａの左右に１０２４本ずつ設けられている。図１では、ＢＬＬ０〜ＢＬＬ１０２３およびＢＬＲ０〜ＢＬＲ１０２３で示されている。ワード線ＷＬとビット線ＢＬとは、互いに直交しており、その各交点にメモリセルＭＣが設けられている。これは、クロスポイント型セルと呼ばれている。尚、ロウ方向とカラム方向とは互いに入れ替えても差し支えない。
データの読出し／書込み動作に先立って、ダミーセルＤＣ０およびＤＣ１は互いに逆極性のデータ“０”およびデータ“１”をそれぞれ記憶する。ダミーセルＤＣ０およびＤＣ１へのデータ書込みは、通常、電源投入直後に行われる。極性とは、データの論理値“０”または“１”を示す。ダミーセルＤＣ０およびＤＣ１は、メモリセルＭＣのデータを検出するときに基準電位Ｖｒｅｆを生成するために用いられる。基準電位Ｖｒｅｆは、データ“０”の検出電位とデータ“１”の検出電位とのほぼ中間の電位である。この基準電位Ｖｒｅｆに基づいた電流がカレントミラーからメモリセルＭＣへ流れ、メモリセルＭＣのデータがセンスアンプＳ／Ａ内のセンスノードに伝達される。センスアンプＳ／Ａ内のセンスノード電位が基準電位Ｖｒｅｆよりも高いか、低いかによって、センスアンプＳ／Ａはデータの論理値“０”または“１”を識別する。
ダミーセルＤＣ０およびダミーセルＤＣ１は、ワード線ＷＬの延伸する方向（カラム方向）に向かって交互に配列されている。換言すると、ダミーセルＤＣには、ダミーワード線ＤＷＬに沿ってビット線ＢＬ１本置きに逆データが書き込まれている。さらに、或るセンスアンプＳ／Ａの左右には、互いに逆極性のダミーセルＤＣ０およびダミーセルＤＣ１が設けられている。ダミーセルＤＣ０およびダミーセルＤＣ１は同数設けられている。
ダミーワード線ＤＷＬは、ロウ（ｒｏｗ）方向に延伸し、ダミーセルＤＣのゲートに接続されている。ダミーワード線ＤＷＬは、センスアンプＳ／Ａの左右に１本ずつ設けられており、図１では、ＤＷＬＬおよびＤＷＬＲで示されている。
イコライジング線ＥＱＬは、イコライジングトランジスタＴＥＱのゲートに接続されている。イコライジングトランジスタＴＥＱは、ビット線ＢＬとグランドとの間に接続されている。イコライジングでは、ビット線ＢＬをグランドに接続することによって各ビット線ＢＬの電位を接地電位に等しくする。
平均化線ＡＶＧは、平均化トランジスタＴＡＶのゲートに接続されている。平均化トランジスタＴＡＶは隣り合う２つのビット線ＢＬ間に接続されている。平均化トランジスタＴＡＶは、データの読出し時にダミーセルＤＣ０およびダミーセルＤＣ１を短絡させることによって、ダミーセルＤＣ０およびＤＣ１に流れる電流を平均化する。これにより、基準電位Ｖｒｅｆが生成される。
図２は、１つのメモリセルＭＣの構造を示す断面図である。メモリセルＭＣは、支持基板１０、ＢＯＸ層２０およびＳＯＩ層３０を含むＳＯＩ基板上に設けられている。ＳＯＩ層３０内に、ソース６０およびドレイン４０が設けられている。フローティングボディ５０は、ソース６０とドレイン４０との間のＳＯＩ層３０に形成される。フローティングボディ５０は、ソース６０およびドレイン４０の導電型とは逆導電型を有する。フローティングボディ５０は、ソース６０、ドレイン４０、ＢＯＸ層２０、ゲート絶縁膜７０およびＳＴＩ（図示せず）によって囲まれることによって電気的に浮遊状態である。ＦＢＣメモリは、フローティングボディ５０内の多数キャリアの数によってデータを記憶することができる。
例えば、メモリセルＭＣがＮ型ＭＩＳＦＥＴであるとする。また、ボディ５０に蓄積されたホールが多い状態をデータ“１”とし、ホールが少ない状態をデータ“０”と定義する。
データ“１”をメモリセルＭＣに書き込むためには、メモリセルＭＣを飽和状態で動作させる。例えば、ワード線ＷＬを１．５Ｖにバイアスし、ビット線ＢＬを１．５Ｖにバイアスする。ソースはグランドＧＮＤ（０Ｖ）である。これにより、ドレイン近傍においてインパクトイオン化が生じ、電子−ホール対が大量に発生する。インパクトイオン化により生じた電子は、ドレインに流れ、ホールはポテンシャルの低いボディに蓄えられる。インパクトイオン化でホールが発生するときに流れる電流と、ボディ−ソース間のｐｎ接合におけるフォワード電流が釣り合ったときに、ボディ電圧は平衡状態に達する。このボディ電圧は、約０．７Ｖである。
データ“０”を書き込むときには、ビット線ＢＬを負の電圧に低下させる。例えば、ビット線ＢＬを−１．５Ｖに低下させる。この動作により、ボディ５０−ドレイン４０間のｐｎ接合が大きく順方向にバイアスされる。これにより、ボディ５０に蓄積されていたホールはドレイン４０へ排出され、データ“０”がメモリセルＭＣに記憶される。
データの読出し動作では、ワード線ＷＬをデータ書込み時と同様に活性にするが、ビット線ＢＬをデータ“１”の書込み時と比べて低く設定する。例えば、ワード線ＷＬを１．５Ｖとし、ビット線ＢＬを０．２Ｖにする。メモリセルＭＣを線形領域で動作させる。データ“０”を記憶するメモリセルＭＣとデータ“１”を記憶するメモリセルＭＣとは、ボディ５０に蓄積されたホール数の違いにより、メモリセルＭＣの閾値電圧において相違する。この閾値電圧の差に基づく電流差を検知することによって、データ“１”とデータ“０”とを識別する。読み出し時にビット線ＢＬを低電圧にする理由は、ビット線ＢＬの電圧を高くしてメモリセルＭＣを飽和状態にバイアスしてしまうと、データ“０”を読み出す場合にインパクトイオン化によりデータ“０”がデータ“１”に変化してしまうからである。
図３は、センスアンプＳ／Ａｉの構成を示す回路図である。センスアンプＳ／Ａは、左右に設けられた１本ずつのビット線ＢＬＬｉおよびＢＬＲｉに接続されており、各ビット線対ＢＬＬｉおよびＢＬＲｉに対応して設けられている。このように本実施形態では、オープンビット線構成を採用している。よって、データ読出し時には、ビット線対ＢＬＬｉおよびビット線対ＢＬＲｉのうち一方がデータを伝達し、他方が基準電位を伝達する。
センスアンプＳ／Ａは、一対のセンスノードＳＮＬｉ（以下、ＳＮＬともいう）およびＳＮＲｉ（以下、ＳＮＲともいう）を含む。センスノードＳＮＬは、トランスファゲートＴＧＬ１を介してビット線ＢＬＬに接続され、トランスファゲートＴＧＲ２を介してビット線ＢＬＲに接続されている。センスノードＳＮＲは、トランスファゲートＴＧＲ２を介してビット線ＢＬＬに接続され、トランスファゲートＴＧＲ１を介してビット線ＢＬＲに接続されている。
トランスファゲートＴＧＬ１およびＴＧＲ１は、信号Φｔによってオン／オフ制御される。トランスファゲートＴＧＬ２は、信号ＦＢＬおよびＢＦＢＬによってオン／オフ制御される。トランスファゲートＴＧＲ２は、信号ＦＢＲおよびＢＦＢＲによってオン／オフ制御される。
例えば、ビット線ＢＬＬ上のデータ“１”を検出する場合、Ｎ型メモリセルＭＣの閾値電圧は基準電位より低くなるので、センスノードＳＮＬの電位はセンスノードＳＮＲの電位よりも低くなる。一方、リフレッシュ動作では、データ“１”をメモリセルＭＣへ書き戻すためにビット線ＢＬＬへ高電位を与えなければならない。そこで、トランスファゲートＴＧＬ２をオンさせることによって、高電位であるセンスノードＳＮＲをビット線ＢＬＬに接続する。
センスアンプＳＡは、クロスカップル型ダイナミックラッチ回路（以下、ラッチ回路という）ＲＣ１およびＲＣ２を含む。ラッチ回路ＲＣ１は、センスノードＳＮＬとＳＮＲとの間に直列に接続された２つのｐ型トランジスタＴＰ１およびＴＰ２からなる。トランジスタＴＰ１のゲートはセンスノードＳＮＲに接続され、トランジスタＴＰ２のゲートはセンスノードＳＮＬに接続されている。即ち、トランジスタＴＰ１およびＴＰ２の各ゲートは、センスノードＳＮＬおよびＳＮＲに対してクロスカップリングされている。ラッチ回路ＲＣ２は、センスノードＳＮＬとＳＮＲとの間に直列に接続された２つのｎ型トランジスタＴＮ１およびＴＮ２からなる。トランジスタＴＮ１のゲートはセンスノードＳＮＲに接続され、トランジスタＴＮ２のゲートはセンスノードＳＮＬに接続されている。即ち、トランジスタＴＮ１およびＴＮ２の各ゲートも、センスノードＳＮＬおよびＳＮＲに対してクロスカップリングされている。ラッチ回路ＲＣ１およびＲＣ２は、信号ＳＡＰおよびＢＳＡＮの活性化によってそれぞれ駆動される。
センスアンプＳ／Ａは、ラッチ回路ＲＣ１とＲＣ２との間に、ｐ型トランジスタＴＰ３〜ＴＰ８をさらに含む。トランジスタＴＰ３〜ＴＰ８は、カレントミラー型電流負荷回路を構成し、センスノードＳＮＬとＳＮＲとに等しい電流を流すように構成されている。トランジスタＴＰ３およびＴＰ４は、信号ＢＬＯＡＤＯＮによって制御され、電源ＶＢＬＨと上記カレントミラーとの間をスイッチングするスイッチング素子として機能する。ここで、ＶＢＬＨは、データ“１”をメモリセルＭＣに書き込むときにビット線ＢＬに与える高電位を示す。トランジスタＴＰ７およびＴＰ８は、それぞれ信号ＣＭＬおよびＣＭＲによって制御され、トランジスタＴＰ５およびＴＰ６のゲートをそれぞれセンスノードＳＮＬおよびＳＮＲに接続する。これにより、トランジスタＴＰ５およびＴＰ６は、基準電位に基づく電流をセンスノードＳＮＬとＳＮＲとに等しく流すことができる。
ｎ型トランジスタＴＮ３は、センスノードＳＮＬとＳＮＲとの間に接続されており、信号ＳＨＯＲＴによって制御される。トランジスタＴＮ３は、読出し／書込み動作前にセンスノードＳＮとｂＳＮとを短絡することによってセンスノードＳＮＬおよびＳＮＲをイコライジングする。
ｎ型トランジスタＴＮ４は、ＤＱ線とセンスノードＳＮＬとの間に接続され、ｎ型トランジスタＴＮ５はＢＤＱ線とセンスノードＳＮＲとの間に接続されている。トランジスタＴＮ４およびＴＮ５の各ゲートは、カラム選択線ＣＳＬｉ（以下、ＣＳＬともいう）に接続されている。ＤＱ線およびＢＤＱ線は、ＤＱバッファ（図示せず）に接続されている。ＤＱバッファは、Ｉ／Ｏパッドと接続されており、データの読出し時にはメモリセルＭＣからのデータを外部へ出力するために一時的に格納し、また、データの書込み時には外部からのデータをセンスアンプＳ／Ａへ伝達するために一時的に格納する。従って、カラム選択線ＣＳＬは、外部へデータを読み出し、あるいは、外部からデータを書き込むときに活性化され、センスノードＳＮＬおよびＳＮＲがＤＱバッファに接続することを可能とする。リフレッシュ時には、カラム選択線ＣＳＬは非活性状態を維持する。
図４は、ワード線ＷＬのいずれかを活性化させるロウデコーダＲＤの構成を示す回路図である。このロウデコーダＲＤは、センスアンプＳ／Ａの左側に設けられたワード線ＷＬＬｉに接続されている。ロウデコーダＲＤはワード線ＷＬＲｉにも設けられているが、図４のロウデコーダＲＤと同様の構成を有するので、その説明を省略する。ただし、ワード駆動線の符号はＷＤＲＶＲｉとなる。
ロウデコーダＲＤはワード線ＷＬＬ１〜ＷＬＬ２５５のいずれかを選択して活性化させる。この場合、デコーダ部Ｄは６４個配列されており、１つのデコーダ部Ｄは４本のワード線ＷＬに対応して設けられている。これにより、２５６本のワード線ＷＬが駆動される。ワード駆動線ＷＤＲＶＬ０〜ＷＤＲＶＬ３は、１つのデコーダ部Ｄに接続された４本のワード線ＷＬのそれぞれに対応して設けられている。ワード駆動線ＢＷＤＲＶＬ０〜ＢＷＤＲＶＬ３は、それぞれワード駆動線ＷＤＲＶＬ０〜ＷＤＲＶＬ３の反転信号である。
ＸＡ０〜ＸＡ３、ＸＢ０〜ＸＢ３およびＸＣ０〜ＸＣ３は、ロウアドレスをプリデコードした１２個の信号線であり、４×４×４通り（６４通り）の選択能力を有する。６４個のデコーダ部Ｄには、信号線ＸＡ０〜ＸＡ３、ＸＢ０〜ＸＢ３およびＸＣ０〜ＸＣ３のうちいずれか３本の信号線が入力される。３本の信号線のすべてが同じであるデコーダ部Ｄは複数存在せず、複数のデコーダ部Ｄ間では少なくとも１本の信号線が異なる。デコーダ信号線ＸＡ０〜ＸＡ３、ＸＢ０〜ＸＢ３およびＸＣ０〜ＸＣ３によって、６４個のデコーダ部Ｄのうち１つのデータ部Ｄが選択される。選択されたデコーダ部Ｄは接地電位（ＬＯＷ）を出力する。
選択デコーダ部ＤがＬＯＷを出力することによって、選択デコーダ部Ｄに対応するワード線ＷＬはグランドから切断され、ワード駆動線ＷＤＲＶＬ０〜ＷＤＲＶＬ３に接続される。ワード駆動線ＷＤＲＶＬ０〜ＷＤＲＶＬ３のうち１本を活性化（ＨＩＧＨ（高レベル））にすることによって、選択デコーダ部Ｄに対応する４本のワード線ＷＬのうち１本のワード線ＷＬが選択される。このとき、選択デコーダ部Ｄに対応する４本のワード線ＷＬのうち３本の非選択ワード線ＷＬは、ワード駆動線ＢＷＤＲＶＬｉによってグランドに接続される。
信号ＰＲＣＨは、ロウデコーダＲＤのプリチャージ信号であり、プリチャージ時にはＬＯＷ（低レベル）である。プリチャージ時には、プリチャージ信号、信号ＸＡ０〜ＸＡ３、ＸＢ０〜ＸＢ３およびＸＣ０〜ＸＣ３は共にＬＯＷレベルであるので、デコーダ部ＤはＨＩＧＨ信号を出力する。ＦＢＣメモリ装置がプリチャージ状態からデータの読出し／書込みおよびリフレッシュ状態へ移行する場合には、まず信号ＰＲＣＨがＨＩＨＧレベルになり、ＨＩＧＨレベルの電源ＶＢＬＨとデコーダ部Ｄとが切断される。その後にロウアドレスが確定され、所望のワード線が立ち上がる。
図５（Ａ）は、図４に示したワード駆動信号ＷＤＲＶＬ０〜ＷＤＲＶＬ３の発生回路を示す回路図である。図５（Ａ）に示すワード駆動信号発生回路は、信号ＷＤＲＶ、ロウアドレス信号Ａ０Ｒ、Ａ１Ｒ、ＢＡ０Ｒ、ＢＡ１Ｒ、ＢＡ８Ｒ、信号ＤＣＲＥＦのＮＡＮＤ演算をするＮＡＮＤゲートＮＧＬ１を含む。図５（Ｂ）は、ワード駆動線ＷＤＲＶＲ０〜ＷＤＲＶＲ３の発生回路を示す回路図である。図５（Ｂ）に示すワード駆動信号発生回路は、信号ＷＤＲＶ、ロウアドレス信号Ａ０Ｒ、Ａ１Ｒ、ＢＡ０Ｒ、ＢＡ１Ｒ、Ａ８Ｒ、信号ＤＣＲＥＦのＮＡＮＤ演算をするＮＡＮＤゲートＮＧＲ１を含む。
信号ＷＤＲＶは、ワード駆動線ＷＤＲＶＬ０〜ＷＤＲＶＬ３およびＷＤＲＶＲ０〜ＷＤＲＶＲ３の信号が立ち上がるタイミングを決定する。信号ＤＣＲＥＦは、ダミーセルＤＣのリフレッシュ動作を実行するときにＨＩＧＨに活性化されるダミーセルリフレッシュ信号である。ダミーセルＤＣのリフレッシュ動作において信号ＤＣＲＥＦが活性（ＨＩＧＨ）になると、信号Ａ０Ｒ、Ａ１Ｒ、Ａ８Ｒ、ＢＡ０Ｒ、ＢＡ１Ｒ、ＢＡ８Ｒに関わらず、ワード駆動線ＷＤＲＶＬ０〜ＷＤＲＶＬ３の信号は全て非活性状態となる。
信号Ａ０Ｒ、Ａ１Ｒ、Ａ８Ｒは、ロウアドレス信号である。信号ＢＡ０Ｒ、ＢＡ１Ｒ、ＢＡ８Ｒは、それぞれＡ０Ｒ、Ａ１Ｒ、Ａ８Ｒの反転信号である。信号ＢＡ８ＲおよびＡ８Ｒは、それぞれセンスアンプＳ／Ａの左右にあるメモリセルアレイＭＣＬおよびＭＣＲの選択信号である。例えば、信号Ａ８ＲがＨＩＧＨになった場合にはメモリセルＭＣＲが選択され、信号ＢＡ８ＲがＨＩＧＨになった場合にはメモリセルＭＣＬが選択される。
データの読出し、データの書込み、メモリセルＭＣのリフレッシュ動作では、信号ＤＣＲＥＦが非活性（ＬＯＷ）である。このとき、図５（Ａ）のワード駆動信号発生回路は、信号ＷＤＲＶがＨＩＧＨに活性化されるタイミングで信号Ａ０Ｒ、Ａ１ＲおよびＡ８ＲのＮＡＮＤ演算結果を信号ＷＤＲＶＬ０〜３およびＢＷＤＲＶＬ０〜３として出力する。図５（Ｂ）のワード駆動信号発生回路は、同じタイミングで信号ＢＡ０Ｒ、ＢＡ１ＲおよびＢＡ８ＲのＮＡＮＤ演算結果を信号ＷＤＲＶＲ０〜３およびＢＷＤＲＶＲ０〜３として出力する。
信号Ａ０ＲおよびＡ１Ｒは、４本のワード駆動線ＷＤＲＶＬ０〜ＷＤＲＶＬ３の選択信号である。例えば、ワード駆動信号ＷＤＲＶＬ０を発生するワード駆動信号発生回路には信号ＢＡ０ＲおよびＢＡ１Ｒが入力され、ワード駆動信号ＷＤＲＶＬ１を発生するワード駆動信号発生回路には信号Ａ０ＲおよびＢＡ１Ｒが入力され、ワード駆動信号ＷＤＲＶＬ２を発生するワード駆動信号発生回路には信号ＢＡ０ＲおよびＡ１Ｒが入力され、ワード駆動信号ＷＤＲＶＬ３を発生するワード駆動信号発生回路には信号Ａ０ＲおよびＡ１Ｒが入力される。これにより、信号Ａ０ＲおよびＡ１Ｒの４通りの組み合わせに対して、ワード駆動信号ＷＤＲＶＬ０〜ＷＤＲＶＬ３のうちの１つがＨＩＧＨになる。
図６（Ａ）から図６（Ｃ）は、ロウアドレスプリデコーダ回路の構成を示す回路図である。図６（Ａ）のロウアドレスプリデコーダ回路は、ロウアドレスＡ２Ｒ、Ａ３Ｒ、ＢＡ２Ｒ、ＢＡ３ＲをＮＡＮＤ演算するＮＡＮＤゲートＮＧＡを含む。図６（Ｂ）のロウアドレスプリデコーダ回路は、ロウアドレスＡ４Ｒ、Ａ５Ｒ、ＢＡ４Ｒ、ＢＡ５ＲをＮＡＮＤ演算するＮＡＮＤゲートＮＧＢを含む。図６（Ｃ）のロウアドレスプリデコーダ回路は、ロウアドレスＡ６Ｒ、Ａ７Ｒ、ＢＡ６Ｒ、ＢＡ７ＲをＮＡＮＤ演算するＮＡＮＤゲートＮＧＣを含む。ロウアドレスプリデコーダ回路は、ロウアドレスＡ２Ｒ〜Ａ７Ｒを入力して、図４に示すデコーダ信号線ＸＡ０〜ＸＡ３、ＸＢ０〜ＸＢ３およびＸＣ０〜ＸＣ３を発生する。
図７（Ａ）および図７（Ｂ）は、ダミーワード線駆動回路の構成を示す回路図である。図７（Ａ）のダミーワード線駆動回路は、ロウアドレス信号Ａ８Ｒおよびダミーセルリフレッシュ信号ＤＣＲＥＦのＯＲ演算をするＯＲゲートＯＲＧＬ１と、ＯＲゲートＯＲＧＬ１の出力および信号ＷＤＲＶのＮＡＮＤ演算をするＮＡＮＤゲートＮＧＬ２とを含む。図７（Ｂ）のダミーワード線駆動回路は、ロウアドレス信号ＢＡ８Ｒおよびダミーセルリフレッシュ信号ＤＣＲＥＦのＯＲ演算をするＯＲゲートＯＲＧＲ１と、ＯＲゲートＯＲＧＲ１の出力および信号ＷＤＲＶのＮＡＮＤ演算をするＮＡＮＤゲートＮＧＲ２とを含む。
信号ＷＤＲＶは、ダミーワード線ＤＷＬＬおよびＤＷＬＲの信号が立ち上がるタイミングを決定する。ダミーセルＤＣのリフレッシュ動作において信号ＤＣＲＥＦが活性（ＨＩＧＨ）になると、ロウアドレス信号Ａ８Ｒ、ＢＡ８Ｒに関わらず、ダミーワード線ＤＷＬＬおよびＤＷＬＲは全て同時に活性（ＨＩＧＨ）となる。このときダミーワード線ＤＷＬＬおよびＤＷＬＲが活性化されるタイミングは、信号ＷＤＲＶの活性化によって制御される。
データの読出し、データの書込み、メモリセルＭＣのリフレッシュ動作では、信号ＤＣＲＥＦが非活性（ＬＯＷ）であるので、このダミーワード線駆動回路は、信号Ａ８ＲおよびＢＡ８Ｒに基づいて図１に示すダミーワード線ＤＷＬＬまたはＤＷＬＲを活性にする。例えば、信号Ａ８Ｒが活性（ＨＩＧＨ）の場合に、センスアンプＳ／Ａの左側に設けられたダミーワード線ＤＷＬＬを活性（ＨＩＧＨ）にする。ダミーワード線ＤＷＬＬが活性の場合、センスアンプＳ／Ａは、メモリセルアレイＭＣＡＲ内のメモリセルＭＣからデータを受け取り、かつ、メモリセルアレイＭＣＡＬ内のダミーセルＤＣから基準電位を受け取る。これにより、センスアンプＳ／Ａは、メモリセルアレイＭＣＡＲ内のメモリセルＭＣのデータを検出する。逆に、信号ＢＡ８Ｒが活性（ＨＩＧＨ）の場合に、センスアンプＳ／Ａの右側に設けられたダミーワード線ＤＷＬＲを活性（ＨＩＧＨ）にする。ダミーワード線ＤＷＬＬが活性の場合には、センスアンプＳ／Ａは、メモリセルアレイＭＣＡＬ内のメモリセルＭＣのデータを検出する。
図８（Ａ）および図８（Ｂ）は、平均化信号発生回路である。図８（Ａ）の平均化信号発生回路は、ロウアドレス信号ＢＡ８Ｒおよびダミーセルリフレッシュ信号ＤＣＲＥＦのＯＲ演算をするＯＲゲートＯＲＧＬ２と、ＯＲゲートＯＲＧＬ２の出力およびプリチャージ信号ＰＲＣＨのＮＡＮＤ演算をするＮＡＮＤゲートＮＧＬ３とを含む。図８（Ｂ）の平均化信号発生回路は、ロウアドレス信号Ａ８Ｒおよびダミーセルリフレッシュ信号ＤＣＲＥＦのＯＲ演算をするＯＲゲートＯＲＧＲ２と、ＯＲゲートＯＲＧＲ２の出力およびプリチャージ信号ＰＲＣＨのＮＡＮＤ演算をするＮＡＮＤゲートＮＧＲ３とを含む。
信号ＰＲＣＨは、ダミーワード線ＤＷＬＬおよびＤＷＬＲの信号が立ち上がるタイミングを制御する。即ち、平均化信号発生回路は、ＦＢＣメモリ装置がプリチャージ状態からデータの読出し状態へ移行する時に、ダミーワード線ＤＷＬＬまたはＤＷＬＲの信号を立ち上げる。
ダミーセルＤＣのリフレッシュ動作において信号ＤＣＲＥＦが活性（ＨＩＧＨ）になると、ロウアドレス信号Ａ８Ｒ、ＢＡ８Ｒの信号レベルに関わらず、平均化信号線ＡＶＧＬおよびＡＶＬＲは全て非活性（ＬＯＷ）になる。平均化信号線ＡＶＧＬおよびＡＶＬＲが非活性になるタイミングは、信号ＰＲＣＨがＨＩＧＨになるタイミングである。平均化信号線ＡＶＧＬおよびＡＶＬＲが非活性になると、メモリセルアレイＭＣＡＬおよびＭＣＡＲ内の全てのビット線ＢＬＬｉおよびＢＬＲｉが相互に分離される。これにより、センスアンプＳ／Ａは個々のダミーセルＤＣをリフレッシュすることができる。
データの読出し、データの書込み、モリセルＭＣのリフレッシュ動作では、信号ＤＣＲＥＦが非活性（ＬＯＷ）であるので、この平均化信号発生回路は、信号Ａ８ＲおよびＢＡ８Ｒに基づいて図１に示す平均化信号線ＡＶＧＬまたはＡＶＧＲのいずれかを非活性（ＬＯＷ）にする。尚、プリチャージ時には、平均化信号線ＡＶＧＬおよびＡＶＧＲはともに活性（ＨＩＧＨ）状態である。
例えば、信号Ａ８Ｒが活性（ＨＩＧＨ）の場合に、センスアンプＳ／Ａの右側に設けられた平均化信号線ＡＶＧＲを非活性（ＬＯＷ）にする。これにより、平均化トランジスタＴＡＶＲがオフ状態になり、ビット線ＢＬＲｉは相互に分離される。一方、平均化トランジスタＴＡＶＬはオン状態を維持し、ビット線ＢＬＬｉは平均化トランジスタＴＡＶＬによって短絡されている。この状態のもとで、センスアンプＳ／Ａは、メモリセルアレイＭＣＡＲ内のメモリセルＭＣからデータを受け取り、かつ、メモリセルアレイＭＣＡＬ内のダミーセルＤＣから基準電位を受け取る。これにより、センスアンプＳ／Ａは、メモリセルアレイＭＣＡＲ内のメモリセルＭＣのデータを検出する。
逆に、信号ＢＡ８Ｒが活性（ＨＩＧＨ）の場合には、センスアンプＳ／Ａの左側に設けられた平均化信号線ＡＶＧＬを非活性（ＬＯＷ）にする。これにより、平均化トランジスタＴＡＶＬがオフ状態になり、ビット線ＢＬＬｉは相互に分離される。一方、平均化トランジスタＴＡＶＲはオン状態を維持し、ビット線ＢＬＲｉは平均化トランジスタＴＡＶＲによって短絡されている。この状態のもとで、センスアンプＳ／Ａは、メモリセルアレイＭＣＡＬ内のメモリセルＭＣからデータを受け取り、かつ、メモリセルアレイＭＣＡＲ内のダミーセルＤＣから基準電位を受け取る。これにより、センスアンプＳ／Ａは、メモリセルアレイＭＣＡＬ内のメモリセルＭＣのデータを検出する。
図９（Ａ）および図９（Ｂ）は、図３に示すカレントミラーを制御する信号ＣＭＬおよびＣＭＲを発生する回路である。図９（Ａ）のＣＭＬ・ＣＭＲ発生回路は、ロウアドレス信号ＢＡ８Ｒおよびダミーセルリフレッシュ信号ＤＣＲＥＦのＯＲ演算をするＯＲゲートＯＲＧＬ３と、ＯＲゲートＯＲＧＬ３の出力およびプリチャージ信号ＰＲＣＨのＮＡＮＤ演算をするＮＡＮＤゲートＮＧＬ４とを含む。図９（Ｂ）のＣＭＬ・ＣＭＲ発生回路は、ロウアドレス信号Ａ８Ｒ、ダミーセルリフレッシュ信号ＤＣＲＥＦの反転信号およびプリチャージ信号ＰＲＣＨのＮＡＮＤ演算をするＮＡＮＤゲートＮＧＲ４とを含む。
データの読出し、データの書込みおよびメモリセルＭＣのリフレッシュ動作では、信号ＰＲＣＨは、信号ＭＣＬおよびＭＣＲが非活性（ＨＩＧＨ）になるタイミングを制御する。信号ＭＣＬおよびＭＣＲはプリチャージ時において活性（ＬＯＷ）である。
信号ＤＣＲＥＦが非活性（ＬＯＷ）である場合、このＣＭＬ・ＣＭＲ発生回路は、データを伝達するセンスノードとカレントミラー（ＴＰ５またはＴＰ６）のゲートとを切断するために、信号Ａ８ＲおよびＢＡ８Ｒに基づいて信号ＣＭＬまたはＣＭＲのいずれかを非活性（ＨＩＧＨ）にする。
例えば、信号Ａ８ＲがＨＩＧＨの場合に、ＣＭＬ・ＣＭＲ発生回路は、センスアンプＳ／Ａの右側に設けられた信号ＣＭＲを非活性（ＨＩＧＨ）にする。これにより、図３に示すトランジスタＴＰ８がオフ状態になり、センスノードＳＮＲｉはトランジスタＴＰ６のゲートから切断される。一方、信号ＢＡ８Ｒは活性（ＬＯＷ）であるので、信号ＣＭＬは活性（ＬＯＷ）である。これにより、センスノードＳＮＬｉはトランジスタＴＰ５のゲートに接続される。このときセンスノードＳＮＬｉはビット線ＢＬＬｉから基準電位を伝達し、その基準電位に基づく電流がセンスノードＳＮＲｉに流れる。ビット線ＢＬＲｉはメモリセルアレイＭＣＡＲ内のメモリセルＭＣからのデータを伝達する。センスアンプＳ／Ａは、ビット線ＢＬＬｉからの基準電位によってビット線ＢＬＲｉからのデータを検出する。
逆に、信号ＢＡ８ＲがＨＩＧＨになった場合、信号ＣＭＬが非活性（ＨＩＧＨ）になる。これにより、センスノードＳＮＬｉはトランジスタＴＰ５のゲートと切断される。一方、信号Ａ８ＲはＬＯＷであるので、信号ＣＭＲが活性（ＬＯＷ）である。これにより、センスノードＳＮＲｉはトランジスタＴＰ６のゲートに接続される。このときセンスノードＳＮＲｉはビット線ＢＬＲｉから基準電位を伝達し、その基準電位に基づく電流がセンスノードＳＮＬｉに流れる。ビット線ＢＬＬｉはメモリセルアレイＭＣＡＬ内のメモリセルＭＣからのデータを伝達する。センスアンプＳ／Ａは、ビット線ＢＬＲｉからの基準電位によってビット線ＢＬＬｉからのデータを検出する。
ダミーセルＤＣのリフレッシュ動作において信号ＤＣＲＥＦが活性（ＨＩＧＨ）になると、ロウアドレス信号Ａ８Ｒ、ＢＡ８Ｒに関わらず、信号ＣＭＬは非活性（ＨＩＧＨ）になり、信号ＭＣＲは活性（ＬＯＷ）になる。信号ＣＭＬは、信号ＰＲＣＨがＨＩＧＨになるタイミングでＨＩＧＨになるが、信号ＭＣＲは、信号ＰＲＣＨに関わらず、信号ＤＣＲＥＦが入力された時点でＬＯＷを維持する。ダミーセルＤＣのリフレッシュ動作では、ビット線ＢＬＬおよびビット線ＢＬＲはそれぞれに対応するダミーセルＤＣに接続される。このとき、信号ＭＣＲがＬＯＷであるのでセンスノードＳＮＲｉの電位が基準電位となる。
ここで、図１に示すように、或るセンスアンプＳ／Ａの左右には、互いに逆極性のダミーセルＤＣ０およびダミーセルＤＣ１が設けられていることに注目されたい。これにより、センスアンプＳＮＲおよびＳＮＬの電位の一方を基準電位とし、他方の電位をデータとして検出することができる。
センスアンプＳＮＲおよびＳＮＬの電位の一方を基準電位とすれば足りるので、図９（Ａ）および図９（Ｂ）に示す回路は交換してもよい。この場合、図９（Ａ）に示す回路の出力をＣＭＲとし、図９（Ｂ）に示す回路の出力をＣＭＬとしてもよい。即ち、ダミーセルＤＣのリフレッシュ動作では、センスアンプＳ／Ａは、メモリセルアレイＭＣＡＬ内のダミーセルＤＣからのデータを基準電位として検出してもよく、また、メモリセルアレイＭＣＡＲ内のダミーセルＤＣからのデータを基準電位として検出してもよい。これは、或るセンスアンプＳ／Ａの左右には、互いに逆極性のダミーセルＤＣ０およびダミーセルＤＣ１が設けられているからである。
このように、本実施形態では、ダミーセルＤＣのリフレッシュ動作において、センスアンプＳ／Ａは、ダミーセルＤＣ０およびダミーセルＤＣ１から互いに逆極性のデータを読み出し、それらのいずれか一方のデータに基づく電位を基準電位とし、他方のデータを検出する。
図１０および図１１は、トランスファゲート制御回路の回路図である。このトランスファゲート制御回路は、図３に示す信号ＦＢＬ、ＦＢＲ、ＢＦＢＬおよびＢＦＢＲを発生する回路である。図１０のトランスファゲート制御回路は、２つのＮＡＮＤゲートＮＧＬ５およびＮＧＬ６からなるＳＲ（セット・リセット）フリップフロップＦＦＬを含む。このトランスファゲート制御回路は、プリチャージ信号ＰＲＣＨを遅延させる遅延回路ＤＬＹＬ１と、信号ＰＲＣＨおよびその遅延信号を入力し、それらのＮＡＮＤ演算結果をフリップフロップＦＦＬのＮＡＮＤゲートＮＧＬ５へ出力するＮＡＮＤゲートＮＧＬ７と、センス信号ＳＥＮＳＥを遅延させる遅延回路ＤＬＹＬ２と、信号ＳＥＮＳＥおよびその遅延信号を入力し、そのＮＡＮＤ演算結果を出力するＮＡＮＤゲートＮＧＬ８と、ダミーセルリフレッシュ信号ＤＣＲＥＦの反転信号およびロウアドレス信号Ａ８Ｒを入力し、それらのＡＮＤ演算結果を出力するＡＮＤゲートＡＧＬ１と、ＮＡＮＤゲートＮＧＬ８およびＡＮＤゲートＡＧＬ１の各出力を入力し、それらのＯＲ演算結果をフリップフロップＦＦＬのＮＡＮＤゲートＮＧＬ６へ出力するＯＲゲートＯＲＧＬ４とを含む。
図１１のトランスファゲート制御回路は、２つのＮＡＮＤゲートＮＧＲ５およびＮＧＲ６からなるＳＲフリップフロップＦＦＲを含む。このトランスファゲート制御回路は、プリチャージ信号ＰＲＣＨを遅延させる遅延回路ＤＬＹＲ１と、信号ＰＲＣＨおよびその遅延信号を入力し、それらのＮＡＮＤ演算結果をフリップフロップＦＦＲのＮＡＮＤゲートＮＧＲ５へ出力するＮＡＮＤゲートＮＧＲ７と、センス信号ＳＥＮＳＥを遅延させる遅延回路ＤＬＹＲ２と、信号ＳＥＮＳＥおよびその遅延信号を入力し、そのＮＡＮＤ演算結果を出力するＮＡＮＤゲートＮＧＲ８と、ダミーセルリフレッシュ信号ＤＣＲＥＦの反転信号およびロウアドレス信号ＢＡ８Ｒを入力し、それらのＡＮＤ演算結果を出力するＡＮＤゲートＡＧＲ１と、ＮＡＮＤゲートＮＧＲ８およびＡＮＤゲートＡＧＲ１の各出力を入力し、それらのＯＲ演算結果をフリップフロップＦＦＲのＮＡＮＤゲートＮＧＲ６へ出力するＯＲゲートＯＲＧＲ４とを含む。
信号ＢＰＲＳＴは、ＦＢＣメモリ装置の電源投入時にＬＯＷからＨＩＧＨに立ち上がり、その後、ＨＩＨＧを維持し続ける信号である。信号ＢＰＲＳＴは、フリップフロップＦＦＬの初期化を行うために用いられ、フリップフロップＦＦＬが電源投入当初に所望の電位レベルにリセットされていることを保証する信号である。信号ＢＰＲＳＴによって、ＦＢＬはＨＩＧＨにプリチャージされ、ＢＦＢＬはＬＯＷにプリチャージされている。
プリチャージ信号ＰＲＣＨがＬＯＷまたはＨＩＧＨを保持しているときには、ＮＡＮＤゲートＮＧＬ７は、ＨＩＧＨを出力する。プリチャージ信号ＰＲＣＨがＬＯＷからＨＩＧＨに遷移したとき（活性化されたとき）に、同一レベルの信号が、暫時、ＮＡＮＤゲートＮＧＬ７に入力される。これにより、ＮＡＮＤゲートＮＧＬ７は、短いショットパルスとしてＬＯＷを出力する。ＮＡＮＤゲートＮＧＬ７がＬＯＷのショットパルスを出力すると、フリップフロップＦＦＬがＨＩＧＨをラッチする。これにより、ＦＢＬはＨＩＧＨからＬＯＷへ非活性化され、ＢＦＢＬはＬＯＷからＨＩＧＨへ非活性化される。これにより、トランスファゲートＴＧＬ２が閉じる。
信号ＳＥＮＳＥは、図３のＳＡＰおよびＢＳＡＮが活性化される時（ラッチ回路ＲＣ１およびＲＣ２が動作する時）に活性（ＨＩＧＨ）になる信号である。ダミーセルＤＣのリフレッシュ動作において信号ＤＣＲＥＦが活性（ＨＩＧＨ）になると、信号Ａ８Ｒに関わらず、信号ＳＥＮＳＥに基づくリセット信号がゲートＮＧＬ８に入力される。センス信号ＳＥＮＳＥがＬＯＷからＨＩＧＨに遷移したときに、ＮＡＮＤゲートＮＧＬ８はショットパルスとしてＬＯＷを出力する。ＮＡＮＤゲートＮＧＬ８がＬＯＷのショットパルスを出力すると、フリップフロップＦＦＬはＬＯＷをラッチする。これにより、ＦＢＬはＨＩＧＨへ活性化される。その結果、トランスファゲートＴＧＬ２は、ロウアドレス信号Ａ８Ｒの信号レベルに関わらずオンになる。
図１１のトランスファゲート制御回路も、図１０のトランスファゲート制御回路と同様に動作するので、その動作の詳細な説明は省略する。尚、図１１に示すようにＡＮＤゲートＡＧＲ１にはロウアドレス信号ＢＡ８Ｒが入力されている。ダミーセルＤＣのリフレッシュ動作において信号ＤＣＲＥＦが活性（ＨＩＧＨ）である場合には、トランスファゲートＴＧＲ２は、トランスファゲートＴＧＬ２と同様にロウアドレス信号ＢＡ８Ｒの信号レベルに関わらずオンになる。これにより、メモリセルアレイＭＣＡＬおよびＭＣＡＲの両方のダミーセルＤＣへ同時に所望のデータを書き戻すことができる。しかし、データの書込みおよびメモリセルＭＣのリフレッシュ動作では、信号ＤＣＲＥＦが非活性（ＬＯＷ）である。この場合には、ロウアドレス信号Ａ８ＲおよびＢＡ８Ｒに従い、制御信号ＦＢＬまたはＦＢＲのいずれか一方のみがＨＩＧＨに活性化され、トランスファゲートＴＧＬ２またはＴＧＲ２のいずれか一方がオンになる。これにより、センスアンプＳ／Ａは、メモリセルアレイＭＣＡＬまたはＭＣＡＲの一方のメモリセルＭＣへデータを書き込み、あるいは、書き戻すことができる。
次に、ＦＢＣメモリ装置の動作を説明する。
図１２は、メモリセルＭＣからのデータを外部へ読み出す動作を示すタイミング図である。データ読出し時において、センスノードＳＮＬおよびＳＮＲは、それぞれトランスファゲートＴＧＬ１およびＴＧＲ１を介してビット線ＢＬＬおよびＢＬＲに接続される。トランスファゲートＴＧＬ２およびＴＧＲ２はオフ状態であり、ビット線ＢＬＲおよびＢＬＬはそれぞれセンスノードＳＮＬおよびＳＮＲに接続されない。
本実施形態において、ワード線ＷＬＬ０が活性化されるものと仮定している。センスアンプＳ／Ａは、ビット線ＢＬＬからデータを受け取り、ビット線ＢＬＲから基準電位を受け取るものとする。即ち、センスアンプＳ／Ａは、ビット線ＢＬＬを介してメモリセルＭＣに接続され、ビット線ＢＬＲを介してダミーセルＤＣに接続される。それにより、センスアンプＳ／Ａはビット線ＢＬＬに接続されたメモリセルＭＣのデータを検出する。
ｔ１において、信号ＥＱＬＬおよびＥＱＬＲをＬＯＷにすることによって、図１に示すイコライジングトランジスタＴＥＱＬ、ＴＥＱＲを閉じる。これにより、グランド（ＶＳＬ）に短絡していたビット線ＢＬＬｉおよびＢＬＲｉを全て高インピーダンス状態にする。これと同時に、信号ＳＨＯＲＴをＬＯＷにすることによってセンスノード対ＳＮＬｉとＳＮＲｉとの間を切断する。さらに、ｔ１において、信号ＡＶＧＬをＬＯＷに立ち下げることによって、図１に示す平均化トランジスタＴＡＶＬをオフ状態にする。これにより、メモリセルアレイＭＣＡＬ内のビット線ＢＬＬｉが相互に分離される。一方、信号ＡＶＧＲはＨＩＧＨを維持しているので平均化トランジスタＴＡＶＲはオン状態である。これにより、メモリセルアレイＭＣＡＲ内のビット線ＢＬＲｉは接続されたままである。
信号ＣＭＬがＨＩＧＨになるので、トランジスタＴＰ７がオフする。信号ＣＭＲがＬＯＷのままであるので、トランジスタＴＰ８がオン状態であり、センスノードＳＮＲｉがトランジスタＴＰ６のゲートに接続される。
信号ＦＢＬ、ＦＢＲがＬＯＷになることによって、トランスファゲートＴＧＬ２、ＴＧＲ２がオフになる。よって、ビット線ＢＬＬｉおよびセンスノードＳＮＲｉは切断され、ビット線ＢＬＲｉおよびセンスノードＳＮＬｉも切断される。しかし、信号ΦｔはＨＩＧＨであるので、ビット線ＢＬＬｉおよびセンスノードＳＮＬｉは接続を維持し、ビット線ＢＬＲｉおよびセンスノードＳＮＲｉも接続を維持する。
ｔ１の直後に、信号ＢＬＯＡＤＯＮがＬＯＷになり、カレントミラーが電源ＶＢＬＨからセンスノードＳＮＲｉ、ＳＮＲｉおよびビット線ＢＬＬｉ、ＢＬＲｉを経由してメモリセルＭＣおよびダミーセルＤＣへ等しい電流を流す。この電流によって、センスノード対ＳＮＬｉとＳＮＲｉとの間に電位差（信号差）が現れる。
その信号の電位がある一定値を超えたとき（ｔ２）に、信号ΦｔをＬＯＷにする。これにより、ビット線ＢＬＬｉ、ＢＬＲｉとセンスノードＳＮＬｉ、ＳＮＲｉとが切断される。
次に、ｔ３において、信号ＳＡＰおよびＢＳＡＮが活性化される。これにより、ラッチ回路ＲＣ１およびＲＣ２は、センスノードＳＮＬｉおよびＳＮＲｉに伝達された信号を増幅し、電源ＶＢＬＨとＶＢＬＬと間の電位にラッチする。ここで、ＶＢＬＬは、メモリセルＭＣへデータ“０”を書き込むために必要な低レベルのビット線電位である。
ｔ４において、信号ＦＢＬがＨＩＧＨに活性化され、トランスファゲートＴＧＬ２がオンになる。これにより、ｔ１〜ｔ３で読み出され、ラッチ回路ＲＣ１およびＲＣ２でラッチされたデータは、ビット線ＢＬＬｉを介してメモリセルＭＣへ書き戻される。
ｔ５において、カラム信号ＣＳＬｉがＨＩＧＨに活性化される。これにより、図３に示すトランジスタＴＮ４、ＴＮ５がオン状態になり、センスノードＳＮＬｉおよびＳＮＲｉがＤＱバッファに短絡される。ＤＱ線およびＢＤＱ線は高レベルにプリチャージされているので、この短絡によってＤＱ線またはＢＤＱ線から徐々に電荷が抜ける。これにより、データは、ＤＱバッファに伝達される。さらに、データはＤＱバッファに接続されたＩ／Ｏパッドを介して外部へ出力される。
ｔ６で、ＦＢＣメモリ装置はプリチャージ状態に戻る。
図１３は、外部からのデータをメモリセルＭＣへ書き込む動作を示すタイミング図である。データ書込み時において、センスノードＳＮＲは、トランスファゲートＴＧＬ２を介してビット線ＢＬＬに接続され、それによりメモリセルＭＣへデータを書き込む。センスノードＳＮＬは、トランスファゲートＴＧＲ１を介してビット線ＢＬＲに接続され、それによりメモリセルＭＣへデータを書き込む。データの書込み時には、トランスファゲートＴＧＬ１およびＴＧＲ１はオフ状態であり、ビット線ＢＬＬおよびＢＬＲはそれぞれセンスノードＳＮＲおよびＳＮＬに接続されない。
ｔ１〜ｔ５までは、上述のデータ読出し動作と同様である。その後、データの書込み動作では、ｔ５ａにおいて、読み出されたデータと逆極性のデータが外部からＤＱ線およびＢＤＱ線に伝達されている。これにより、センスノードＳＮＬｉ、ＳＮＲｉおよびビット線ＢＬＬｉ、ＢＬＲｉのデータ極性が反転し、メモリセルＭＣに記憶されていたデータとは逆極性のデータをそのメモリセルＭＣへ書き込むことができる。
図１４は、メモリセルＭＣのリフレッシュ動作を示すタイミング図である。メモリセルＭＣのリフレッシュ動作は、カラム信号ＣＳＬｉがＬＯＷを維持している点で図１２に示すデータ読出し動作と異なる。これにより、ＤＱ線およびＢＤＱ線に信号が伝達されず、データは外部へ出力されない。メモリセルＭＣのリフレッシュ動作のその他の信号の動作は、図１２に示すデータ読出し動作と同じでよい。
図１５は、ダミーセルＤＣのリフレッシュ動作を示すタイミング図である。図１２〜図１４では信号ＤＣＲＥＦは非活性（ＬＯＷ）状態である（図示せず）。しかし、ダミーセルＤＣのリフレッシュ動作では、ｔ１においてダミーセルリフレッシュ信号ＤＣＲＥＦがＨＩＨＧに活性化される。これにより、図５を参照して説明したように、ワード線ＷＬＬｉ、ＷＬＲｉはいずれも活性化されない。一方、図７を参照して説明したように、ダミーワード線ＤＷＬＬおよびＤＷＬＲがともに活性化される（ｔ１ａ）。図８を参照して説明したように、平均化信号ＡＶＧＬおよびＡＶＧＲは共にＬＯＷに立ち下がる。これにより、ビット線ＢＬＬｉおよびＢＬＲｉは相互に分離される。
図９を参照して説明したように、信号ＣＭＬおよびＣＭＲのいずれが立ち上がっても差し支えない。即ち、カレントミラーを構成するトランジスタＴＰ５、ＴＰ６のゲート電位はＳＮＬｉまたはＳＮＲｉのいずれの電位でも構わない。本実施形態では、ＣＭＬがＨＩＧＨになることで、トランジスタＴＰ５、ＴＰ６のゲートはセンスノードＳＮＲｉに接続するものとする。即ち、センスノードＳＮＲｉの電位を基準電位として、センスノードＳＮＬｉの電位を検出する。
ｔ１でトランスファゲートＴＧＬ２、ＴＧＲ２がともにオフする。トランスファゲートＴＧＬ１およびＴＧＲ１はオン状態を維持する。ｔ１の直後に負荷信号ＢＬＯＡＤＯＮが活性化され、それによって、負荷電流がカレントミラー回路からセンスノードＳＮＬｉ、ＳＮＲｉおよびビット線ＢＬＬｉ、ＢＬＲｉを介してセンスアンプＳ／Ａの左右に位置している２個のダミーセルＤＣ０およびＤＣ１へ流れる。
ここで、センスノードＳＮＬｉおよびＳＮＲｉに伝達される信号の電位差に注目されたい。図１２に示すように、通常、メモリセルＭＣのデータを読み出す場合には、センスノードＳＮＬｉおよびＳＮＲｉに伝達される信号の電位差は（１／２）Ｖｍである。これに対し、ダミーセルＤＣのリフレッシュ動作では、センスノードＳＮＬｉおよびＳＮＲｉに伝達される信号の電位差はＶｍである。即ち、ダミーセルＤＣのリフレッシュ動作におけるデータ読出し時の信号電位差の余裕度は、通常のメモリセルＭＣのデータを読み出す時の信号電位差の余裕度よりも約２倍になる。
このように信号電位差の余裕度が増大する理由は次のとおりである。データ“０”のメモリセルＭＣに流れる電流Ｉ０とし、データ“１”のメモリセルＭＣに流れる電流Ｉ１とする。従来、メモリセルＭＣのデータを読み出す時には、データ“０”によってセンスノードに生じた電位とデータ“１” によってセンスノードに生じた電位との間の中間電位を基準電位としていた。即ち、センスアンプＳ／Ａは、基準電位によってカレントミラーから流れる基準電流Ｉｒｅｆ＝（Ｉ１＋Ｉ０）／２をメモリセルＭＣへ流し、これによりセンスノードに現れる電位によってデータを検出していた。
一方、本実施形態では、ダミーセルＤＣの読み出しにおいて、データ“１”に対してはデータ“０”が基準となり、データ“０”に対してはデータ“１”が基準になる。即ち、データ“１”を検出する場合には、データ“０”の電位によってカレントミラーから流れる基準電流Ｉｒｅｆ＝Ｉ０をメモリセルＭＣへ流し、これによりセンスノードに現れる電位によってデータを検出することができる。データ“０”を検出する場合には、データ“１”の電位によってカレントミラーから流れる基準電流Ｉｒｅｆ＝Ｉ１をメモリセルＭＣへ流し、これによりセンスノードに現れる電位によってデータを検出することができる。従って、信号の電位差が大きくなる。
ｔ３において、信号ＳＡＰ、ＢＳＡＮが活性化されることによって、ラッチ回路ＲＣ１およびＲＣ２が動作する。これにより、データは、センスノードＳＮＬｉおよびＳＮＲｉにラッチされる。
ｔ４において、信号ＦＢＬおよびＦＢＲがともにＨＩＧＨに活性化される。これにより、トランスファゲートＴＧＬ２およびＴＧＲ２がともにオンし、センスアンプＳ／Ａの両側にある２個のダミーセルへ同時にデータが書き戻される。
本実施形態では、図１に示すように、ダミーワード線ＤＷＬＬ、ＤＷＬＲに沿ってダミーセルＤＣ１およびＤＣ０が交互に配列されていた。しかし、ダミーセルＤＣ１およびＤＣ０は、ダミーワード線ＤＷＬＬ、ＤＷＬＲに沿って複数個ずつ交互に配列されていてもよい。例えば、ダミーセルＤＣ１およびＤＣ０は、ダミーワード線ＤＷＬＬ、ＤＷＬＲに沿って、“０”、“０”、“１”、“１”、“０”、“０”、“１”、“１”、・・・のように２つずつ交互に配列されていてもよい。また、ダミーセルＤＣ１およびＤＣ０は、ダミーワード線ＤＷＬＬ、ＤＷＬＲに沿って、“０”、“０”、“０”、“１”、“１”、“１”、・・・のように３つずつ交互に配列されていてもよい。ただし、図１に示すように各センスアンプＳ／Ａの左右にあるダミーセルは互いに逆極性である必要がある。
＜ダミーセルへの初期書込み方式＞
データの読出し／書込み動作に先立って、予め図１に示すようにダミーワード線に沿ってダミーセルに逆極性のデータパターンを交互に書き込む必要がある。通常、電源投入の当初に、ダミーセルにデータを書き込まれなければならない。このダミーセルへの初期書込み方式を説明する。
この方式では、ダミーワード線ＤＷＬＬおよびＤＷＬＲの両方を立ち上げ、ＤＱ、ＢＤＱ線対を介してビット線ごとに交互に逆極性の信号を書き込む。このとき、センスアンプＳ／Ａは信号を一時的に格納するために動作している。しかし、ビット線ごとに逆データを書き込むことは、ビット線の数だけの書込みサイクルが必要となり、必ずしも効率的とは言えない。
ダミーセルの書込みサイクル時に、カラム選択線ＣＳＬｉを複数本同時に立ち上げることができる場合には、同時に立ち上げるカラム選択線ＣＳＬｉの本数分だけ効率は上がる。ただし、データ“０”および“１”を同時に書き込むことはできないので、少なくとも２サイクルは必要である。
さらに、ＤＱ線およびＢＤＱ線の対を２対以上に増やすことによって、データ“０”および“１”を同時に書き込むことが可能となる。この場合には、１サイクルで、所望のデータパターンをダミーセルに書き込むことも可能である。
図１６は、ダミーセルへのデータ書込み方式を実行するＦＢＣメモリ装置のカラムデコーダの回路図である。このカラムデコーダは、プリデコードされたカラムアドレスＹＡ０〜ＹＡ３のいずれかの信号、ＹＢ０〜ＹＢ３のいずれかの信号、ＹＣ０〜ＹＣ７のいずれかの信号およびＹＤ０〜ＹＤ７のいずれかの信号を入力して、これらのＮＡＮＤ演算を実行する。ＮＡＮＤ演算結果の反転信号はカラム選択信号としてカラム選択線ＣＬＳｉに伝達される。このカラムデコーダは、４×４×８×８＝１０２４通りの選択能力を有する。
図１７（Ａ）から図１７（Ｄ）は、ダミーセルへのデータ書込み方式を実行するＦＢＣメモリ装置のカラムプリデコーダの回路図である。カラムプリデコーダは、カラムアドレスＢＢｉＣ、ＢｉＣをプリデコードすることによって上記カラムアドレスＹＡ０〜ＹＡ３、ＹＢ０〜ＹＢ３、ＹＣ０〜ＹＣ７およびＹＤ０〜ＹＤ７へ変換する。
図１８（Ａ）および図１８（Ｂ）は、ダミーセルへのデータ書込み方式を実行するＦＢＣメモリ装置のカラムアドレス変換回路の回路図である。このカラムアドレス変換回路は、カラムアドレス入力バッファ（図示せず）と、図１７のカラムプリデコーダとの間に接続されている。図１８（Ａ）のカラムアドレス変換回路は、カラムアドレス信号Ａ０ＣおよびＢＡ０Ｃをカラムアドレス信号Ｂ０ＣおよびＢＢ０Ｃに変換する。図１８（Ｂ）のカラムアドレス変換回路は、カラムアドレス信号ＡｉＣおよびＢＡｉＣ（ここでは、ｉ＝１〜９）をカラムアドレス信号ＢｉＣおよびＢＢｉＣ（ここでは、ｉ＝１〜９）に変換する。
図１８（Ａ）のカラムアドレス変換回路は、ダミーセルリフレッシュ信号ＤＣＷＲＴによらず、カラムアドレスを変換する。一方、図１８（Ｂ）のカラムアドレス変換回路は、ダミーセルリフレッシュ信号ＤＣＷＲＴがＨＩＧＨに活性化されている場合には、カラムアドレス信号ＡｉＣおよびＢＡｉＣの信号レベルにかかわらず、カラムアドレス信号ＢｉＣおよびＢＢｉＣを全てＨＩＧＨにする。即ち、ダミーセルＤＣのリフレッシュ動作では、カラムアドレス信号Ｂ０ＣおよびＢＢ０Ｃは動作するが、カラムアドレス信号ＢｉＣおよびＢＢｉＣは固定される。カラムアドレス信号Ｂ０ＣおよびＢＢ０Ｃは、カラムアドレスＹＡ０〜ＹＡ３へプリデコードされて、ｉが偶数のカラム選択線またはｉが奇数のカラム選択線のいずれかを選択する。例えば、Ｂ０ＣがＬＯＷのときに偶数番目のカラム選択線ＣＳＬｉ（ｉ＝２ｘ）が立ち上がり、Ｂ０ＣがＨＩＧＨのときに奇数番目のカラム選択線ＣＳＬｉ（ｉ＝２ｘ＋１）が立ち上がる。ここでｘは整数である。これにより、ダミーセルＤＣのリフレッシュ動作において、偶数番目のビット線ＢＬＬｉ、ＢＬＲｉ（ｉ＝２ｘ）を選択し、ダミーセルＤＣへデータ“０”を書き込み、次に、奇数番目のビット線ＢＬＬｉ、ＢＬＲｉ（ｉ＝２ｘ＋１）を選択し、ダミーセルＤＣへデータ“１”を書き込むことができる。その結果、図１に示すように、ダミーワード線ＤＷＬ、ＤＷＲに沿ってダミーセルＤＣ０、ＤＣ１が交互に配置され得る。
図１９は、ダミーセルへの初期書込み方式のタイミング図である。この方式は、カラム選択線ＣＳＬｉ（ｉ＝２ｘ）の選択サイクル（第１のサイクル）と、カラム選択線ＣＳＬｉ（ｉ＝２ｘ＋１）の選択サイクル（第２のサイクル）との２つの選択サイクルを含む。
ｔ１〜ｔ４までの動作は、図１５に示すｔ１〜ｔ４におけるダミーセルＤＣのリフレッシュ動作と同様でよい。尚、初期書込みにおいて、ダミーセルＤＣから読み出されるデータは、データ“０”または“１”のいずれか不定である。
ｔ１０において、偶数番目のカラム選択線ＣＳＬｉ（ｉ＝２ｘ）が立ち上がる。これにより、偶数番目のセンスノードがＤＱ線、ＢＤＱ線に接続される。
ｔ１１において、外部からＤＱおよびＢＤＱ線を介してビット線ＢＬＬｉ（ｉ＝２ｘ）に電位が与えられる。本実施形態では、ＨＩＧＨレベルの電位がビット線ＢＬＬｉ（ｉ＝２ｘ）に与えられる。これにより、データ“１”が偶数番目のビット線ＢＬＬｉ（ｉ＝２ｘ）に接続されたダミーセルＤＣに書き込まれる。このダミーセルＤＣは、図１に示すＤＣ１になる。
ｔ１２において、カラム選択線ＣＳＬｉ（ｉ＝２ｘ）が立ち下がる。ｔ１０〜ｔ１２が第１の選択サイクルである。
次に、ｔ１３において、奇数番目のカラム選択線ＣＳＬｉ（ｉ＝２ｘ＋１）が立ち上がる。これにより、奇数番目のセンスノードがＤＱ線、ＢＤＱ線に接続される。外部からＤＱおよびＢＤＱ線を介してビット線ＢＬＬｉ（ｉ＝２ｘ＋１）に電位が与えられる。本実施形態では、ＬＯＷレベルの電位がビット線ＢＬＬｉ（ｉ＝２ｘ＋１）に与えられる。これにより、データ“０”が偶数番目のビット線ＢＬＬｉ（ｉ＝２ｘ＋１）に接続されたダミーセルＤＣに書き込まれる。このダミーセルＤＣは、図１に示すＤＣ０になる。ｔ１４において、カラム選択線ＣＳＬｉ（ｉ＝２ｘ＋１）が立ち下がる。ｔ１３〜ｔ１４が第２の選択サイクルである。
ダミーセルへの初期書込み動作は、メモリ装置内に専用回路を設け、ユーザが意識することなく自動的に行うことができる。そのために、ｔ１１〜ｔ１２においてＤＱ線にＬＯＷデータを与え、かつ、ｔ１３〜ｔ１４においてＤＱ線にＨＩＧＨデータを与えるデータセット回路（図示せず）を内蔵することが有利である。
本実施形態は、ダミーセルＤＣ専用の書込み回路が不要であり、装置全体を小型化することが容易である。
（第２の実施形態）
第２の実施形態では、センスノードに所定の極性の電位を印加することによって、センスノード対に電位的な非対象性を与える。これにより、ダミーセル対へ所定の極性のデータを同時に書き込み、あるいは、ダミーセルをリフレッシュすることができる。
図２０は、本発明に係る第２の実施形態に従ったセンスアンプＳ／Ａの回路図である。装置全体の構成は、図１と同様である。第２の実施形態では、トランスファゲートＴＧＬ１、ＴＧＲ１の制御のために信号Φｔ１とΦｔ０との２系統の信号を受け取る。信号Φｔ０は、偶数番目のセンスアンプＳ／Ａｉ（ｉ＝２ｘ）のトランスファゲートＴＧＬ１および奇数番目のセンスアンプＳ／Ａｉ（ｉ＝２ｘ＋１）のトランスファゲートＴＧＲ１に用いられる。信号Φｔ１は、奇数番目のセンスアンプＳ／Ａｉ（ｉ＝２ｘ＋１）のトランスファゲートＴＧＬ１および偶数番目のセンスアンプＳ／Ａｉ（ｉ＝２ｘ）のトランスファゲートＴＧＲ１に用いられる。信号Φｔ０およびΦｔ１は、トランスファゲートＴＧＬ１、ＴＧＲ１を制御する。
図２１（Ａ）および図２１（Ｂ）は、信号Φｔ０、Φｔ１の発生回路の回路図である。図２１（Ａ）に示すように信号Φｔ０は、従来の信号Φｔとしてそのまま出力される。図２１（Ｂ）に示す信号ＤＣＲＥＦＷＲＴは、ダミーセルＤＣの初期書込み信号およびダミーセルＤＣのリフレッシュ信号を兼ねている。即ち、信号ＤＣＲＥＦＷＲＴは、初期書込み時およびダミーセルＤＣのリフレッシュ時にＨＩＧＨに活性化される信号である。信号ＳＨＯＲＴは、信号Φｔ１を出力するタイミングを制御する信号である。
初期書込み動作およびダミーセルＤＣのリフレッシュ動作において、信号ＤＣＲＥＦＷＲＴが活性（ＨＩＧＨ）になると、信号Φｔ１は、信号ＳＨＯＲＴが立ち上がるタイミングでＨＩＧＨになる。メモリセルＭＣの読出し動作、メモリセルＭＣの書込み動作、および、メモリセルＭＣのリフレッシュ動作において、信号ＤＣＲＥＦＷＲＴが活性（ＬＯＷ）である場合、信号Φｔ１は、信号Φｔ０と同様に信号Φｔとしてそのまま出力される。
図２２は、第２の実施形態におけるダミーセルＤＣへの初期書込み動作を示すタイミング図である。まず、ｔ１において、信号Φｔ１が非活性（ＬＯＷ）になる。このとき、信号Φｔ０は活性（ＨＩＧＨ）のままである。これにより、奇数番目のセンスアンプＳ／Ａｉ（ｉ＝２ｘ＋１）のトランスファゲートＴＧＬ１および偶数番目のセンスアンプＳ／Ａｉ（ｉ＝２ｘ）のトランスファゲートＴＧＲ１がオフになる。また、偶数番目のセンスアンプＳ／Ａｉ（ｉ＝２ｘ）のトランスファゲートＴＧＬ１および奇数番目のセンスアンプＳ／Ａｉ（ｉ＝２ｘ＋１）のトランスファゲートＴＧＲ１がオン状態を維持する。
ｔ１において負荷信号ＢＬＯＡＤＯＮが活性（ＬＯＷ）になり、ｔ２においてダミーワード線ＤＷＬＬおよびＤＷＬＲをＨＩＧＨに立ち上げる。このとき、負荷電流は、センスノードＳＮＬｉ（ｉ＝２ｘ）およびビット線ＢＬＬｉ（ｉ＝２ｘ）を介してダミーセルＤＣに流れ、センスノードＳＮＲｉ（ｉ＝２ｘ＋１）およびビット線ＢＬＲｉ（ｉ＝２ｘ＋１）を介してダミーセルＤＣに流れる。一方、センスノードＳＮＲｉ（ｉ＝２ｘ）およびセンスノードＳＮＬｉ（ｉ＝２ｘ＋１）には電流が流れない。その結果、センスノードＳＮＬｉ（ｉ＝２ｘ）およびセンスノードＳＮＲｉ（ｉ＝２ｘ＋１）は、センスノードＳＮＲｉ（ｉ＝２ｘ）およびセンスノードＳＮＬｉ（ｉ＝２ｘ＋１）に比べて低電位に下がる。
このように、第２の実施形態では、センスノードに所定の極性の電位を印加することによって、センスノード対ＳＮＬ、ＳＮＲに電位的な非対象性を与える。これにより、センスノード対ＳＮＬｉ、ＳＮＲｉは互いに逆極性の電位を有する。また、偶数番目のＳＮＬｉ（ｉ＝２ｘ）および奇数番目のＳＮＬｉ（ｉ＝２ｘ＋１）にも電位的な非対象性を与える。これにより、ＳＮＬｉ（ｉ＝２ｘ）およびＳＮＬｉ（ｉ＝２ｘ＋１）も、互いに逆極性の電位を有する。即ち、センスアノード対ＳＮＬｉ、ＳＮＲｉは、センスアンプ1個おきに逆極性にラッチされる。
次に、信号Φｔ０も非活性（ＬＯＷ）にすることによって、トランスファゲートＴＧＬ１およびＴＧＲ１を全てオフにする。ｔ３において、信号ＳＡＰ，ＢＳＡＮを活性にし、ラッチ回路ＲＣ１およびＲＤ２を動作させる。これにより、センスノードＳＮＬｉ（ｉ＝２ｘ）およびセンスノードＳＮＲｉ（ｉ＝２ｘ＋１）はＬＯＷ（データ“０”）をラッチし、センスノードＳＮＲｉ（ｉ＝２ｘ）およびセンスノードＳＮＬｉ（ｉ＝２ｘ＋１）はＨＩＧＨ（データ“１”）をラッチする。ｔ４において、全てのセンスアンプＳ／Ａ内のトランスファゲートＴＧＬ２およびＴＧＲ２をオンにする。これにより、データ“０”および“１”が図１に示すデータパターンにダミーセルに書き込まれる。
第２の実施形態は、１回のサイクルでダミーセルＤＣ０およびＤＣ１に初期書込み動作を行うことができる。第２の実施形態は、ダミーセルへの初期書込み動作だけでなく、ダミーセルのリフレッシュ動作にも適用できる。即ち、ダミーセルのリフレッシュ動作において、ダミーセルＤＣのデータを読み出して、これを増幅することなく、センスノード対ＳＮＬｉ、ＳＮＲｉに電位的な非対象性を与えることによって強制的に所望のデータを書き込むことができる。第２の実施形態は、さらに第１の実施形態の効果をも有する。
上記実施形態は、オープンビット線構成を有していたが、フォールデッドビット線構成を有するＦＢＣメモリ装置にも適用可能である。
本発明に係る実施形態に従ったＦＢＣメモリ装置１００の概略的な回路図。 メモリセルＭＣの構造を示す断面図。 センスアンプＳ／Ａｉの構成を示す回路図。 ワード線ＷＬのいずれかを活性化させるロウデコーダＲＤの構成を示す回路図。 ワード駆動信号の発生回路を示す回路図。 ロウアドレスプリデコーダ回路の構成を示す回路図。 ダミーワード線駆動回路の構成を示す回路図。 平均化信号発生回路の回路図。 信号ＣＭＬおよびＣＭＲを発生する回路の回路図。 トランスファゲート制御回路の回路図。 トランスファゲート制御回路の回路図。 メモリセルＭＣからのデータを外部へ読み出す動作を示すタイミング図。 外部からのデータをメモリセルＭＣへ書き込む動作を示すタイミング図。 メモリセルＭＣのリフレッシュ動作を示すタイミング図。 ダミーセルＤＣのリフレッシュ動作を示すタイミング図。 ダミーセルへのデータ書込み方式を実行するＦＢＣメモリ装置のカラムデコーダの回路図。 ダミーセルへのデータ書込み方式を実行するＦＢＣメモリ装置のカラムプリデコーダの回路図。 ダミーセルへのデータ書込み方式を実行するＦＢＣメモリ装置のカラムアドレス変換回路の回路図。 ダミーセルへの初期書込み方式のタイミング図。 本発明に係る第２の実施形態に従ったセンスアンプＳ／Ａの回路図。 信号Φｔ０、Φｔ１の発生回路の回路図。 第２の実施形態におけるダミーセルＤＣへの初期書込み動作を示すタイミング図。
符号の説明
ＭＣ メモリセル
ＤＣ０ 第１のダミーセル
ＤＣ１ 第２のダミーセル
ＷＬＬｉ、ＷＬＲｉ ワード線
ＤＷＬＬｉ、ＤＷＬＲｉ ダミーワード線
ＢＬＬｉ、ＢＬＲｉ ビット線
Ｓ／Ａｉ センスアンプ
ＤＣＲＥＦ ダミーセルリフレッシュ信号
ＤＣＲＥＦＷＲＴ ダミーセルリフレッシュ・書込み信号

Claims (5)

  1. 電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶するメモリセルと、
    前記メモリセルのデータを検出するときに該データ検出の基準となる基準電位を生成する第１のダミーセルおよび第２のダミーセルであって、互いに逆極性の第１のデータおよび第２のデータをそれぞれ記憶する第１のダミーセルおよび第２のダミーセルと、
    前記メモリセルのゲートに接続されたワード線と、
    前記第１または前記第２のダミーセルのゲートに接続されたダミーワード線と、
    前記メモリセルのソースまたはドレインに接続されたビット線と、
    前記ビット線に接続されており、前記第１および前記第２のダミーセルのリフレッシュ動作において、前記第２のデータに基づく電位を基準電位として前記第１のデータを検出し、あるいは、前記第１のデータに基づく電位を基準電位として前記第２のデータを検出するセンスアンプとを備えた半導体記憶装置。
  2. 前記第１のダミーセルおよび前記第２のダミーセルは、前記ダミーワード線に沿って交互に同数個ずつ配列されており、尚且つ、前記センスアンプの両側にある２つの前記ビット線にそれぞれ１つずつ設けられていることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記第１および前記第２のダミーセルのリフレッシュ動作時に前記ワード線を非活性にするワード駆動信号発生回路と、
    前記第１および前記第２のダミーセルのリフレッシュ動作時に前記第1および前記第２のダミーセルのそれぞれに対応する２本の前記ダミーワード線をともに活性にするダミーワード線駆動回路とをさらに備えたことを特徴とする請求項１に記載の半導体記憶装置。
  4. 当該半導体記憶装置の電源投入の当初において前記第１および前記第２のダミーセルへ前記第１および前記第２のデータを書き込むときに、前記センスアンプは、前記ダミーワード線に沿って偶数番目のダミーセルに前記第１のデータを書込み、次に、奇数番目のダミーセルに前記第２のデータを書き込む、あるいは、前記センスアンプは、前記ダミーワード線に沿って奇数番目のダミーセルに前記第１のデータを書込み、次に、偶数番目のダミーセルに前記第２のデータを書き込むことを特徴とする請求項1に記載の半導体記憶装置。
  5. 前記センスアンプ内に設けられ、互いに逆極性のデータを伝達する２本のセンスノードからなるセンスノード対と、
    前記２本のセンスノードの各々と前記ビット線との間に設けられ、異なる信号で制御される２つのトランスファゲートとをさらに備え、
    当該半導体記憶装置の電源投入の当初あるいは前記ダミーセルのリフレッシュ時において、前記第１および前記第２のダミーセルへ前記第１および前記第２のデータを書き込むときに、前記２つのトランスファゲートのうち一方のトランスファゲートがオフになり、他方のトランスファゲートがオンになることによって前記センスノード対の電位を非対称にし、前記センスアンプは、前記センスノード対の電位差を用いて前記第１のダミーセルおよび前記第２のダミーセルに前記第１のデータおよび前記第２のデータを同時に書き込むことを特徴とする請求項1に記載の半導体記憶装置。
JP2006025723A 2006-02-02 2006-02-02 半導体記憶装置 Pending JP2007207358A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006025723A JP2007207358A (ja) 2006-02-02 2006-02-02 半導体記憶装置
US11/625,957 US7440329B2 (en) 2006-02-02 2007-01-23 Floating body cell (FBC) memory device with a sense amplifier for refreshing dummy cells

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006025723A JP2007207358A (ja) 2006-02-02 2006-02-02 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2007207358A true JP2007207358A (ja) 2007-08-16

Family

ID=38321956

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006025723A Pending JP2007207358A (ja) 2006-02-02 2006-02-02 半導体記憶装置

Country Status (2)

Country Link
US (1) US7440329B2 (ja)
JP (1) JP2007207358A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7440329B2 (en) * 2006-02-02 2008-10-21 Kabushiki Kaisha Toshiba Floating body cell (FBC) memory device with a sense amplifier for refreshing dummy cells
JP2009163798A (ja) * 2007-12-28 2009-07-23 Toshiba Corp 半導体記憶装置
JP2013069355A (ja) * 2011-09-20 2013-04-18 Fujitsu Semiconductor Ltd 半導体記憶装置及びデータ読み出し方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100819552B1 (ko) * 2006-10-30 2008-04-07 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 동작 방법
US7839711B2 (en) * 2008-01-16 2010-11-23 Kabushiki Kaisha Toshiba Semiconductor memory device and driving method thereof
JP2010218671A (ja) * 2009-03-19 2010-09-30 Renesas Electronics Corp 半導体記憶装置
KR101080200B1 (ko) * 2009-04-14 2011-11-07 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 리프레쉬 제어 방법
JP2012160230A (ja) * 2011-01-31 2012-08-23 Elpida Memory Inc 半導体装置
US9202550B2 (en) 2012-07-27 2015-12-01 Micron Technology, Inc. Appatuses and methods for precharge operations and accumulated charge dissipation
US9076501B2 (en) * 2013-08-19 2015-07-07 Micron Technology, Inc. Apparatuses and methods for reducing current leakage in a memory
US12068023B2 (en) * 2021-05-06 2024-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuits, memory structures, and methods for fabricating a memory device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07283405A (ja) * 1994-04-13 1995-10-27 Toshiba Corp 半導体装置の保護回路
JP4110115B2 (ja) * 2004-04-15 2008-07-02 株式会社東芝 半導体記憶装置
JP2007207358A (ja) * 2006-02-02 2007-08-16 Toshiba Corp 半導体記憶装置
KR100714309B1 (ko) * 2006-02-21 2007-05-02 삼성전자주식회사 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치
JP2008052876A (ja) * 2006-08-28 2008-03-06 Toshiba Corp 半導体記憶装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7440329B2 (en) * 2006-02-02 2008-10-21 Kabushiki Kaisha Toshiba Floating body cell (FBC) memory device with a sense amplifier for refreshing dummy cells
JP2009163798A (ja) * 2007-12-28 2009-07-23 Toshiba Corp 半導体記憶装置
JP2013069355A (ja) * 2011-09-20 2013-04-18 Fujitsu Semiconductor Ltd 半導体記憶装置及びデータ読み出し方法

Also Published As

Publication number Publication date
US20070177443A1 (en) 2007-08-02
US7440329B2 (en) 2008-10-21

Similar Documents

Publication Publication Date Title
JP2007207358A (ja) 半導体記憶装置
US7539043B2 (en) Semiconductor memory device
JP4110115B2 (ja) 半導体記憶装置
JP4373986B2 (ja) 半導体記憶装置
US7626879B2 (en) Semiconductor memory device
JP5319917B2 (ja) 半導体記憶装置
US6052324A (en) Semiconductor memory device capable of fast sensing operation
US7558139B2 (en) Semiconductor memory device
US7804731B2 (en) Semiconductor memory device and driving method therefor
US7502270B2 (en) Semiconductor memory device
JP2009093708A (ja) 半導体記憶装置およびその駆動方法
JP2009099174A (ja) 半導体記憶装置
US7978552B2 (en) Semiconductor memory device
JP2007323700A (ja) 半導体記憶装置
JP2009087496A (ja) 半導体記憶装置およびその駆動方法
JP2007250153A (ja) 半導体記憶装置
US8174920B2 (en) Semiconductor memory device and driving method of the same
US6980474B2 (en) Semiconductor memory device
JP2003100079A (ja) 半導体記憶装置
JP4195427B2 (ja) 半導体記憶装置
JP2010160865A (ja) 半導体記憶装置および半導体記憶装置の駆動方法
JP2009176331A (ja) 半導体記憶装置
JP2009070508A (ja) 半導体記憶装置およびその駆動方法
JP2009193616A (ja) 半導体記憶装置
JP2009217899A (ja) 半導体記憶装置