[go: up one dir, main page]

KR100226741B1 - 정전기보호회로 - Google Patents

정전기보호회로 Download PDF

Info

Publication number
KR100226741B1
KR100226741B1 KR1019960072193A KR19960072193A KR100226741B1 KR 100226741 B1 KR100226741 B1 KR 100226741B1 KR 1019960072193 A KR1019960072193 A KR 1019960072193A KR 19960072193 A KR19960072193 A KR 19960072193A KR 100226741 B1 KR100226741 B1 KR 100226741B1
Authority
KR
South Korea
Prior art keywords
impurity region
transistor
conductivity type
conductive type
protection circuit
Prior art date
Application number
KR1019960072193A
Other languages
English (en)
Other versions
KR19980053137A (ko
Inventor
장태식
Original Assignee
구본준
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구본준, 엘지반도체주식회사 filed Critical 구본준
Priority to KR1019960072193A priority Critical patent/KR100226741B1/ko
Publication of KR19980053137A publication Critical patent/KR19980053137A/ko
Application granted granted Critical
Publication of KR100226741B1 publication Critical patent/KR100226741B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 전원전압이 인가되지 않아도 입력되는 정전기를 방전시켜 내부회로를 보호하는 정전기 보호회로에 관한 것으로 제1도전형의 반도체기판, 기판내에서 서로 분리된 제2도전형의 제1불순물영역과 제2불순물영역, 제1불순물영역내에 형성되고 제1트랜지스터의 에미터 및 제2트랜지스터의 콜렉터로 사용되는 제1도전형의 제1불순물영역, 제1도전형의 제1불순물영역과 격리되며 접지전압이 인가되어 제2트랜지스터의 에미터로 사용되는 제1도전형의 제2불순물영역, 제2도전형의 제2불순물영역상에 게이트절연막을 개재하여 형성된 제3트랜지스터의 게이트전극, 게이트전극 양측의 제2도전형 제2불순물영역내에 형성된 제3트랜지스터의 소오스불순물 영역과 드레인불순물영역, 드레인불순물영역과 콘택되며 제2도전형의 제1불순물 영역의 표면내에 형성된 제2도전형의 제3불순물영역, 소오스불순물영역과 콘택되며 제2도전형 제2불순물영역으 표면내 형성된 제2도전형의 제4불순물영역, 제1도전형의 제1불순물영역과 분리되며 기판표면의 소정영역에 형성되어 제1트랜지스터의 콜렉터로 사용되는 제1도전형의 제3불순물영역으로 구성된다.

Description

정전기(Electro Static Discharge)보호회로
본 발명은 정전기 보호회로에 관한 것으로 특히, 바이어스가 인가되지 않은 상태에서 웰(Well)을 플로팅(Floating)시켜 정전기 보호회로의 구동전압을 감소시키는데 적당하도록 한 반도체소자의 정전기 보호회로에 관한 것이다.
이하, 종래 정전기 보호회로를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도1은 종래 정전기 보호회로의 회로적 구성도이다.
도1에 도시한 바와같이 종래 정전기 보호회로는 콜렉터는 기판과 연결되고 에미터는 입력패드에 연결되는 제1트랜지스터(11)와, 콜렉터가 상기 제1트랜지스터(11)의 에미터와 연결되고 에미터는 Vss라인과 연결되고 베이스는 상기 제1트랜지스터(11)의 베이스와 공통접속되는 제2트랜지스터(12)와, 상기 제2트랜지스터(12)의 베이스와 상기 Vss라인 사이에 형성된 P-웰 저항(13)으로 구성된다.
도2는 종래 정전기 보호회로의 구조단면도로서 기판(21)과, 상기 기판(21)의 소정영역에 형성된 P-웰영역(22)과, 상기 P-웰영역(22)내의 기판(21)에 소자격리막을 사이에 두고 형성된 제1, 제2, 제3불순물영역(23,24,25)들과, 상기 불순물영역(23,24,25)들과 소자격리막을 사이에 두고 상기 P-웰영역(22)이 아닌 기판(21)에 형성된 제4불순물영역(26)을 포함하여 구성된다.
여기서 기판(21)은 N도전형이고 상기 P-웰영역(22)내의 제1, 제2불순물영역(2,24)은 상기 기판(21)과 동일도전형이다.
그리고 상기 제3불순물영역(25)은 상기 기판(21)과 반대도전형이다.
이와같은 정전기 보호회로는 상기 제4불순물영역(26)과 제1불순물영역(23)이 제1트랜지스터(11)의 콜렉터 및 에미터로 사용된다.
즉, 상기 제1불순물영역(23)과 제2불순물영역(24)은 제2트랜지스터의 콜렉터 및 에미터로 사용된다.
즉, 상기 제1불순물영역(23)은 제1트랜지스터(11)의 에미터와 제2트랜지스터(12)의 드레인영역으로 사용된다.
또한 상기 P-웰영역(22)에 의해서 도1에 도시된 P-웰저항(13)을 구현한다.
상기와 같이 구성된 종래 정전기 보호회로의 동작설명은 다음과 같다.
도1내지 도2에 도시한 바와같이 입력패드를 통해 정(+)전압(정전기)이 인가되면 상기 패드에 연결된 제1불순물영역(23)과 P-웰영역(22)의 정션(junction)에 브레이크다운(breakdown)이 발생한다.
따라서 제3불순물영역(25)을 통해 Vss라인으로 흐르는 P-웰전류가 증가하게 된다.
이는 상기 P-웰영역(22)의 전압상승을 유도하게 되어 결국 NPN 바이폴라 정션 트랜지스터로서 동작하게 된다.
상기 P-웰영역(22)의 전압이 0.6V이상 상승하게 되면 도1에 도시한 바와같이 제2트랜지스터(13)를 턴-온시켜 입력패드에 인가되는 정(+) 정전기를 Vss라인으로 바이패스시킴으로서 내부회로로 정전기가 유입되지 못하게 된다.
그러나 이와같은 종래 정전기 보호회로는 다음과 같은 문제점이 있었다.
첫째, 정전기로부터 내부회로를 보호하기 위해서는 항상 전원전압(Vcc)이 항상 인가되어 있어야 하므로 많은 구동전압이 필요하다.
둘째, P-웰영역의 저항이 높지 않으면 전압상승이 어려워짐으로 NPN 바이폴라 트랜지스터의 구동전압이 높아지게 된다.
따라서 NPN 바이폴라 트랜지스터를 구동시키기 위한 구동전압이 높으므로 초기 정전기가 내부회로로 유입되어 내부회로가 파괴된다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서 낮은 구동전압하에서 NPN 바이폴라 트랜지스터를 구동시켜 초기의 정전기까지도 외부로 바이패스시키는데 적당한 정전기 보호회로를 제공하는데 그 목적이 있다.
제1도는 종래 정전기 보호회로의 회로적 구성도
제2도는 종래 정전기 보호회로의 구조단면도
제3도는 본 발명의 정전기 보호회로의 회로적구성도
제4도는 본 발명의 정전기 보호회로의 구조단면도
〈도면의 주요부분에 대한 부호의 설명〉
31, 32 : 제1, 제2바이폴라 트랜지스터 33 : NMOS트랜지스터
42, 43 :제2도전형, 제1, 제2불순물영역 47 : 게이트전극
상기의 목적을 달성하기 위한 본 발명의 정전기 보호회로는 제1도전형의 반도체 기판과, 상기 기판내에서 소자 격리막에 의해 서로 분리되는 제2도전형의 제1불순물 영역 및 제2불순물 영역과, 상기 제1불순물영역의 표면내에 형성되고 제1트랜지스터의 에미터 및 제2트랜지스터의 콜랙터로 사용되는 제1도전형의 제1불순물 영역과, 소자 격리막에 의해 상기 제1도전형의 제1불순물영역과 격리되며 접지전압이 인가되어 제2트랜지스터의 에미터로 사용되는 제1도전형의 제2불순물 영역과, 상기 제2도전형의 제2불순물 영역 상부에서 게이트 절연막을 개재하여 형성된 제3트랜지스터의 게이트 전극과, 상기 게이트 전극 양측의 상기 제2도전형 제2불순물 영역의 표면내에 형성된 제3트랜지스터의 소오스 불순물 영역 및 드레인 불순물 영역과, 상기 드레인 불순물 영역과 콘택되며 상기 제2도전형의 제1불순물 영역의 표면내에 형성되는 제2도전형의 제3불순물 영역과, 상기 소오스 불순물 영역과 콘택되며 제2도전형 제2불순물 영역의 표면내 형성되어 접지전압이 인가되는 제2도전형의 제4불순물 영역과, 소자격리막에 의해 상기 제1도전형의 제1불순을 영역과 분리되며 상기 표면의 소정영역에 형성되어 상기 제1트랜지스터의 콜렉터로 사용되는 제1도전형의 제3불순물 영역을 포함하여 구성된다.
이하, 본 발명의 정전기 보호회로를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도3은 본 발명의 정전기 보호회로의 회로적 구성도이고 도4는 본 발명의 정전기 보호회로의 구조단면도이다.
먼저, 도3에 도시한 바와같이 본 발명의 정전기 보호회로는 종래 P-웰저항 대신에 MOS트랜지스터를 구현한 것이다.
이를 보다 상세히 설명하면 다음과 같다.
콜렉터는 기판과 연결되고 에미터는 입력패드와 연결되는 제1트랜지스터(31)와, 콜렉터는 상기 제1트랜지스터(31)의 에미터와 연결된 패드에 접속되고 에미터는 Vss라인에 연결되고 베이스는 상기 제1트랜지스터(31)의 베이스와 공통으로 접속되는 제2트랜지스터(32)와, 상기 제2트랜지스터(32)의 베이스와 상기 Vss라인 사이에 형성된 제3트랜지스터(33)를 포함하여 구성된다.
여기서, 상기 제1트랜지스터와 제2트랜지스터는 바이폴라 트랜지스터이고, 제3트랜지스터는 NMOS트랜지스터이다.
이어 도4는 본 발명의 정전기 보호회로에 따른 구조단면도로서 제1도전형의 반도체 기판(41)과, 상기 기판내에서 소자 격리막에 의해 분리되는 제2도전형의 제1불순물 영역(42)과 제2불순물 영역(43), 상기 제1불순물 영역의 표면내에 형성되고 패드와 연결되며 제1트랜지스터의 에미터 및 제2트랜지스터의 콜렉터로 사용되는 제1도전형의 제1불순물 영역(44)과, 상기 제1도전형의 제1불순물 영역(44)의 일측에서 소자 격리막에 의해 분리되며 접지전압이 인가되는 제2트랜지스터의 에미터로 사용되는 제1도전형의 제2불순물 영역(45)과, 상기 제2도전형의 제1불순물 영역(42)의 표면내에 형성되며 제1트랜지스터 및 제2트랜지스터의 베이스와 제3트랜지스터의 드레인 영역과 전기적으로 연결되는 제2도전형의 제3불순물 영역(46)과, 상기 제2도전형의 제2불순물 영역(43)상부에서 게이트 절연막을 개재하여 형성되는 제3트랜지스터의 게이트 전극(47)과, 상기 게이트 전극(47)양측의 상기 제2도전형의 제2불순물 영역(43)의 표면내에 형성되는 소오스 불순물 영역(48) 및 드레인 불순물 영역(49)과, 상기 소오스 불순물 영역(48)과 콘택되며 상기 제2도전형의 제2불순물 영역의 표면내에 형성되어 접지전압이 인가되는 제2도전형의 제4불순물 영역(50)과, 소자격리막에 의해 상기 제1도전형의 제1불순물 영역과 분리되며 상기 기판 표면의 소정영역에 형성되어 상기 제1트랜지스터의 콜렉터로 사용되는 제1도전형의 제3불순물 영역(51)을 포함하여 구성된다.
여기서, 상기 제3트랜지스터는 NMOS트랜지스터로서, 게이트 전극(47)과 소오스 및 드레인 불순물 영역(48,49)에 의해 구현되고, 상기 제2도전형의 제1불순물영역(42)과 그 영역들내의 제1도전형의 제1, 제2불순물여역(44,45)과 제2도전형의 제3불순물영역(46)들 및 제1도전형의 제3불순물 영역(51)에 의해 제1바이폴라 트랜지스터와 제2바이폴라 트랜지스터가 구현된다.
이와같이 구성된 본 발명의 정전기 보호회로의 동작설명은 아래와 같다.
도 3내지 도4에 도시한 바와같이 패드를 통해 정전기가 인가되면 상기 패드에 연결된 제1도전형의 제1불순물여역(44)과 상기 제2도전형의 제1불순물영역(42)의 정션에 브레이크다운(breakdown)이 발생한다.
따라서 제1도전형의 제2불순물영역(45)을 통해 Vss라인으로 흐르는 P-웰 전류가 증가하게 된다.
이는 상기 제2도전형의 제1불순물여역(P-웰영역)(42)의 전압상승을 유도하게 되어 결국 NPN 바이폴라 정션 트랜지스터로서 동작하게 된다.
상기 제2도전형의 제1불순물영역(42)의 전압이 0.6V이상 상승하게 되면 도3에 도시한 바와같이 제2트랜지스터(32)를 턴-온시켜 입력패드에 인가되는 정(+)정전기를 Vss라인으로 바이패스시킴으로서 내부회로로 정전기가 유입되지 못하게 된다.
이때 본 발명의 정전기 보호회로는 전원전압(Vcc)을 인가하지 않을 경우에는 상기 MOS트랜지스터가 플로팅(floating)된다.
즉, 전원전압을 인가하지 않게 되면 상기 MOS트랜지스터의 게이트에 전원이 인가되지 않는다는 것을 의미하고 상기 게이트에 전원이 인가되지 않으면 MOS트랜지스터가 턴-오프상태가 되는 것을 말한다.
결과적으로 MOS 트랜지스터가 턴-오프상태라면 저항이 매우 크다는 것을 의미하게 되고 이는 도4에 도시한 바와같이 제2도전형의 제2불순물영역(42)의 저항이 매우 커진다는 것을 의미한다.
따라서 제2트랜지스터(32)를 턴-온시키는 시간을 단축시키고 이는 입력패드에 인가되는 정(+)정전기를 Vss 라인으로 바이패스시킴으로서 내부회로로 정전기가 유입되지 못하게 된다.
이상 상술한 바와같이 본 발명의 정전기 보호회로는 다음과 같은 효과가 있다.
전원전압(Vcc)이 인가되지 않은 상태에서 P-웰이 플로팅되므로 P-웰 전압은 전원전압이 인가되었을때 보다 쉽게 변화하여 바이폴라 트랜지스터의 구동전압을 낮추어 줌으로서 입력되는 정전기를 빠른 시간내에 손쉽에 바이패스시킨다.

Claims (5)

  1. 제1도전형의 반도체 기판, 상기 기판내에서 소자 격리막에 의해 서로 분리되는 제2도전형의 제1불순물 영역 및 제2불순물 영역, 상기 제1불순물 영역의 표면내에 형성되고 제1트랜지스터의 에미터 및 제2트랜지스터의 콜렉터로 사용되는 제1도전형의 제1불순물 영역, 소자 격리막에 의해 상기 제1도전형의 제1불순물 영역과 격리되며 접지전압이 인가되어 제2트랜지스터의 에미터로 사용되는 제1도전형의 제2불순물영역, 상기 제2도전형의 제2불순물 영역 상부에서 게이트 절연막을 개재하여 형성된 제3트랜지스터의 게이트 전극, 상기 게이트 전극 양측의 상기 제2도전형 제2불순물 영역의 표면내에 형성된 제3트랜지스터의 소오스 불순물 영역 및 드레인 불순물 영역, 상기 드레인 불순물 영역과 콘택되며 상기 제2도전형의 제1불순물 영역의 표면내에 형성되는 제2도전형의 제3불순물 영역, 상기 소오스 불순물 영역과 콘택되며 제2도전형 제2불순물 영역의 표면내 형성되어 접지전압이 인가되는 제2도전형의 제4불순물 영역, 소자 격리막에 의해 상기 제1도전형의 제1불순물 영역과 분리되며 상기 기판 표면의 소정영역에 형성되어 상기 제1트랜지스터의 콜렉터로 사용되는 제1도전형의 제3불순물 영역을 포함하여 구성되는 것을 특징으로 하는 정전기 보호회로.
  2. 제1항에 있어서, 상기 제1도전형은 N도전형이고, 제2도전형은 P도전형인 것을 특징으로 하는 정전기 보호회로.
  3. 제1항에 있어서, 상기 제3트랜지스터는 NMOS트랜지스터인 것을 특징으로 하는 정전기 보호회로.
  4. 제1항에 있어서, 상기 제1트랜지스터와 제2트랜지스터는 바이폴라 트랜지스터인 것을 특징으로 하는 정전기 보호회로.
  5. 제1항에 있어서, 상기 제2도전형의 제1불순물 영역은 상기 제1트랜지스터와 제2트랜지스터의 베이스로 사용되는 것을 특징으로 하는 정전기 보호회로.
KR1019960072193A 1996-12-26 1996-12-26 정전기보호회로 KR100226741B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960072193A KR100226741B1 (ko) 1996-12-26 1996-12-26 정전기보호회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960072193A KR100226741B1 (ko) 1996-12-26 1996-12-26 정전기보호회로

Publications (2)

Publication Number Publication Date
KR19980053137A KR19980053137A (ko) 1998-09-25
KR100226741B1 true KR100226741B1 (ko) 1999-10-15

Family

ID=19490992

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960072193A KR100226741B1 (ko) 1996-12-26 1996-12-26 정전기보호회로

Country Status (1)

Country Link
KR (1) KR100226741B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100470994B1 (ko) * 1997-10-06 2005-07-07 삼성전자주식회사 반도체장치의정전기보호장치
JP3317345B2 (ja) * 1999-07-23 2002-08-26 日本電気株式会社 半導体装置

Also Published As

Publication number Publication date
KR19980053137A (ko) 1998-09-25

Similar Documents

Publication Publication Date Title
KR0159451B1 (ko) 반도체장치의 보호회로
KR100717973B1 (ko) 정전 방전동안에 기생 바이폴라 영향들을 감소시키는 회로 및 방법
US4672584A (en) CMOS integrated circuit
KR980012401A (ko) 반도체 장치
KR100311578B1 (ko) 반도체장치
US4609931A (en) Input protection MOS semiconductor device with zener breakdown mechanism
JPH06196634A (ja) 空乏制御型分離ステージ
US4264941A (en) Protective circuit for insulated gate field effect transistor integrated circuits
JPH09148903A (ja) 半導体装置
US4656491A (en) Protection circuit utilizing distributed transistors and resistors
US4543593A (en) Semiconductor protective device
JP2710113B2 (ja) 相補性回路技術による集積回路
KR100231502B1 (ko) 반도체 집적 회로의 입력 보호 회로 및 전원 보호회로
JP3559075B2 (ja) Ｃｍｏｓ技術の集積電子回路用の極性反転保護装置
EP0632501B1 (en) A semiconductor device including protection means
KR100226741B1 (ko) 정전기보호회로
KR100435807B1 (ko) 정전방전 보호 회로용 반도체 제어 정류기
KR0149226B1 (ko) 반도체 회로를 위한 정전기 보호장치
JPH044755B2 (ko)
US6784499B2 (en) Semiconductor device serving as a protecting element
WO2005112134A2 (en) High current mos device with avalanche protection and method of operation
JPH04332160A (ja) 出力バッファ
KR970053847A (ko) 반도체 장치용 정전기 방지회로 및 그 제조방법
KR100290916B1 (ko) 이에스디(ｅｓｄ) 보호회로 및 그의 제조 방법
US5432369A (en) Input/output protection circuit

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19961226

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19961226

Comment text: Request for Examination of Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19990224

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19990629

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19990729

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19990730

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20020618

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20030620

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20040618

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20050621

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20060619

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20070622

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20080619

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20090624

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20100624

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20100624

Start annual number: 12

End annual number: 12

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20120609