JPH04332160A - 出力バッファ - Google Patents
出力バッファInfo
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- JPH04332160A JPH04332160A JP3130550A JP13055091A JPH04332160A JP H04332160 A JPH04332160 A JP H04332160A JP 3130550 A JP3130550 A JP 3130550A JP 13055091 A JP13055091 A JP 13055091A JP H04332160 A JPH04332160 A JP H04332160A
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- 239000004065 semiconductor Substances 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 11
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置の出
力バッファに関し、特に静電気破壊耐量を向上させた出
力バッファに関する。
力バッファに関し、特に静電気破壊耐量を向上させた出
力バッファに関する。
【０００２】
【従来の技術】従来の出力バッファは、図４の（ａ）に
示されるように、第１の出力データ制御信号Ｄ４１がゲ
ートに入力されるｎ型ＭＯＳＦＥＴＭ４１と、第２の出
力データ制御信号Ｄ４２がゲートに入力されるｎ型ＭＯ
ＳＦＥＴＭ４２との直列回路を電源端子ＶＣＣと接地端
子ＶＳＳとの間に接続し、両ｎ型ＭＯＳＦＥＴＭ４１、
Ｍ４２の共通接続点を、半導体集積回路装置のデータ出
力端子に接続されるボンディングパッドＰＡＤに接続し
たものである。
示されるように、第１の出力データ制御信号Ｄ４１がゲ
ートに入力されるｎ型ＭＯＳＦＥＴＭ４１と、第２の出
力データ制御信号Ｄ４２がゲートに入力されるｎ型ＭＯ
ＳＦＥＴＭ４２との直列回路を電源端子ＶＣＣと接地端
子ＶＳＳとの間に接続し、両ｎ型ＭＯＳＦＥＴＭ４１、
Ｍ４２の共通接続点を、半導体集積回路装置のデータ出
力端子に接続されるボンディングパッドＰＡＤに接続し
たものである。
【０００３】次に、この出力バッファの動作について説
明する。第１の出力データ制御信号Ｄ４１がハイレベル
、第２の出力データ制御信号がＤ４２がローレベルにな
ると、ｎ型ＭＯＳＦＥＴＭ４１は導通状態に、ｎ型ＭＯ
ＳＦＥＴＭ４２は非導通状態になり、ｎ型ＭＯＳＦＥＴ
Ｍ４１により出力データはハイレベルになる。また、第
１の出力データ制御信号Ｄ４１がローレベル、第２の出
力データ制御信号Ｄ４２がハイレベルとなると、ｎ型Ｍ
ＯＳＦＥＴＭ４１は非導通状態に、ｎ型ＭＯＳＦＥＴＭ
４２は導通状態になり、ｎ型ＭＯＳＦＥＴＭ４２により
出力データはローレベルになる。
明する。第１の出力データ制御信号Ｄ４１がハイレベル
、第２の出力データ制御信号がＤ４２がローレベルにな
ると、ｎ型ＭＯＳＦＥＴＭ４１は導通状態に、ｎ型ＭＯ
ＳＦＥＴＭ４２は非導通状態になり、ｎ型ＭＯＳＦＥＴ
Ｍ４１により出力データはハイレベルになる。また、第
１の出力データ制御信号Ｄ４１がローレベル、第２の出
力データ制御信号Ｄ４２がハイレベルとなると、ｎ型Ｍ
ＯＳＦＥＴＭ４１は非導通状態に、ｎ型ＭＯＳＦＥＴＭ
４２は導通状態になり、ｎ型ＭＯＳＦＥＴＭ４２により
出力データはローレベルになる。
【０００４】ところで、微細化が進んだ半導体集積回路
装置においては、素子のホットキャリアによる劣化を防
止するために、ＭＯＳＦＥＴはＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ ）構造に作成されている。 すなわち、この種ＭＯＳＦＥＴは、図５に示すように、
ｐ型半導体基板５０１上にゲート酸化膜５０２を介して
ゲート電極５０３が設けられ、ゲート電極５０３の両側
に、ｎ＋ 型拡散層５０４およびｎ− 型拡散層５０５
から構成されるドレイン領域と、ｎ＋ 型拡散層５０６
およびｎ− 型拡散層５０７から構成されるソース領域
とが配置された構造を有する。
装置においては、素子のホットキャリアによる劣化を防
止するために、ＭＯＳＦＥＴはＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ ）構造に作成されている。 すなわち、この種ＭＯＳＦＥＴは、図５に示すように、
ｐ型半導体基板５０１上にゲート酸化膜５０２を介して
ゲート電極５０３が設けられ、ゲート電極５０３の両側
に、ｎ＋ 型拡散層５０４およびｎ− 型拡散層５０５
から構成されるドレイン領域と、ｎ＋ 型拡散層５０６
およびｎ− 型拡散層５０７から構成されるソース領域
とが配置された構造を有する。
【０００５】
【発明が解決しようとする課題】上述した従来の出力バ
ッファはＬＤＤ構造のＭＯＳＦＥＴにより構成されてい
たので静電破壊に対する耐量が不足するという欠点があ
った。図５に示されるようなＬＤＤ構造のＭＯＳＦＥＴ
では、ドレインに高電圧が印加されると、ドレイン領域
のゲート電極近傍、すなわちｎ−型拡散層５０５でアバ
ランシェブレイクダウンが発生し、ｐ型半導体基板５０
１にホールが注入される。そのため半導体基板５０１の
電位が上昇し、ソース領域（ｎ＋ 型拡散層５０６とｎ
− 型拡散層５０７）と基板間が順方向にバイアスされ
るようになり、ソース領域より基板へエレクトロンが注
入される。その結果、ＭＯＳＦＥＴは負性抵抗に近い状
態で動作するようになり、過剰な電流がドレイン領域を
構成するｎ−型拡散層を流れ、この拡散層の抵抗値が高
いことからこの領域が熱的に破壊されてしまうのである
。
ッファはＬＤＤ構造のＭＯＳＦＥＴにより構成されてい
たので静電破壊に対する耐量が不足するという欠点があ
った。図５に示されるようなＬＤＤ構造のＭＯＳＦＥＴ
では、ドレインに高電圧が印加されると、ドレイン領域
のゲート電極近傍、すなわちｎ−型拡散層５０５でアバ
ランシェブレイクダウンが発生し、ｐ型半導体基板５０
１にホールが注入される。そのため半導体基板５０１の
電位が上昇し、ソース領域（ｎ＋ 型拡散層５０６とｎ
− 型拡散層５０７）と基板間が順方向にバイアスされ
るようになり、ソース領域より基板へエレクトロンが注
入される。その結果、ＭＯＳＦＥＴは負性抵抗に近い状
態で動作するようになり、過剰な電流がドレイン領域を
構成するｎ−型拡散層を流れ、この拡散層の抵抗値が高
いことからこの領域が熱的に破壊されてしまうのである
。
【０００６】これに対処して、図４の（ｂ）に示される
ように、出力バッファを構成するＭＯＳＦＥＴＭ４１、
Ｍ４２とボンディングパッドＰＡＤとの間に抵抗素子Ｒ
を設け、静電気耐量を向上させる方法もあるが、必要な
静電気耐量を得るには抵抗値の大きい抵抗素子を使わな
ければならず、その場合には、出力バッファの電流駆動
能力が低下し、動作スピードの劣化が問題となる。
ように、出力バッファを構成するＭＯＳＦＥＴＭ４１、
Ｍ４２とボンディングパッドＰＡＤとの間に抵抗素子Ｒ
を設け、静電気耐量を向上させる方法もあるが、必要な
静電気耐量を得るには抵抗値の大きい抵抗素子を使わな
ければならず、その場合には、出力バッファの電流駆動
能力が低下し、動作スピードの劣化が問題となる。
【０００７】
【課題を解決するための手段】本発明の出力バッファは
、第１の出力データ制御信号がゲートに入力される第１
のＭＯＳＦＥＴと、第２の出力データ制御信号がゲート
に入力される第２のＭＯＳＦＥＴとを、第１の電源と第
２の電源との間に直列に接続し、第１と第２のＭＯＳＦ
ＥＴが共通に接続された接続点を第３のＭＯＳＦＥＴを
介して、データ出力端子に接続して構成されている。
、第１の出力データ制御信号がゲートに入力される第１
のＭＯＳＦＥＴと、第２の出力データ制御信号がゲート
に入力される第２のＭＯＳＦＥＴとを、第１の電源と第
２の電源との間に直列に接続し、第１と第２のＭＯＳＦ
ＥＴが共通に接続された接続点を第３のＭＯＳＦＥＴを
介して、データ出力端子に接続して構成されている。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の第１の実施例を示す回路図
である。同図に示されるように、本実施例の出力バッフ
ァでは、第１の出力データ制御信号Ｄ１１がゲートに入
力される第１のｎ型ＭＯＳＦＥＴＭ１１と、第２の出力
データ制御信号Ｄ１２がゲートに入力される第２のｎ型
ＭＯＳＦＥＴＭ１２との直列回路が、電源端子ＶＣＣと
接地端子ＶＳＳとの間に接続され、第１のｎ型ＭＯＳＦ
ＥＴＭ１１と第２のｎ型ＭＯＳＦＥＴＭ１２が共通に接
続された接続点が、ゲートが電源端子ＶＣＣに接続され
た第３のｎ型ＭＯＳＦＥＴＭ１３を介して、半導体集積
回路装置のデータ出力端子が接続されるボンディングパ
ッドＰＡＤに接続されている。
て説明する。図１は本発明の第１の実施例を示す回路図
である。同図に示されるように、本実施例の出力バッフ
ァでは、第１の出力データ制御信号Ｄ１１がゲートに入
力される第１のｎ型ＭＯＳＦＥＴＭ１１と、第２の出力
データ制御信号Ｄ１２がゲートに入力される第２のｎ型
ＭＯＳＦＥＴＭ１２との直列回路が、電源端子ＶＣＣと
接地端子ＶＳＳとの間に接続され、第１のｎ型ＭＯＳＦ
ＥＴＭ１１と第２のｎ型ＭＯＳＦＥＴＭ１２が共通に接
続された接続点が、ゲートが電源端子ＶＣＣに接続され
た第３のｎ型ＭＯＳＦＥＴＭ１３を介して、半導体集積
回路装置のデータ出力端子が接続されるボンディングパ
ッドＰＡＤに接続されている。
【０００９】次に、この出力バッファの動作について説
明する。第１の出力データ制御信号Ｄ１１がハイレベル
、第２の出力データ制御信号Ｄ１２がローレベルとなる
と、第１のｎ型ＭＯＳＦＥＴＭ１１は導通状態に、第２
のｎ型ＭＯＳＦＥＴＭ１２は非導通状態になり、また第
３のＭＯＳＦＥＴＭ１３はそのゲートに電源電圧ＶＣＣ
が印加されて導通状態であるので、ボンディングパッド
ＰＡＤは第１のｎ型ＭＯＳＦＥＴＭ１１と第３のｎ型Ｍ
ＯＳＦＥＴＭ１３を介して電源端子ＶＣＣに接続される
ことになり、出力データはハイレベルになる。
明する。第１の出力データ制御信号Ｄ１１がハイレベル
、第２の出力データ制御信号Ｄ１２がローレベルとなる
と、第１のｎ型ＭＯＳＦＥＴＭ１１は導通状態に、第２
のｎ型ＭＯＳＦＥＴＭ１２は非導通状態になり、また第
３のＭＯＳＦＥＴＭ１３はそのゲートに電源電圧ＶＣＣ
が印加されて導通状態であるので、ボンディングパッド
ＰＡＤは第１のｎ型ＭＯＳＦＥＴＭ１１と第３のｎ型Ｍ
ＯＳＦＥＴＭ１３を介して電源端子ＶＣＣに接続される
ことになり、出力データはハイレベルになる。
【００１０】また、第１の出力データ制御信号Ｄ１１が
ローレベル、第２の出力データ制御信号Ｄ１２がハイレ
ベルとなると、第１のｎ型ＭＯＳＦＥＴＭ１１は非導通
状態に、第２のｎ型ＭＯＳＦＥＴＭ１２は導通状態にな
り、また、第３のｎ型ＭＯＳＦＥＴＭ１３はそのゲート
に電源電圧ＶＣＣが印加されて導通状態であるので、ボ
ンディングパッドＰＡＤは第２のｎ型ＭＯＳＦＥＴＭ１
２と第３のｎ型ＭＯＳＦＥＴＭ１３を介して接地端子Ｖ
ＳＳに接続されることになり、出力データはローレベル
になる。
ローレベル、第２の出力データ制御信号Ｄ１２がハイレ
ベルとなると、第１のｎ型ＭＯＳＦＥＴＭ１１は非導通
状態に、第２のｎ型ＭＯＳＦＥＴＭ１２は導通状態にな
り、また、第３のｎ型ＭＯＳＦＥＴＭ１３はそのゲート
に電源電圧ＶＣＣが印加されて導通状態であるので、ボ
ンディングパッドＰＡＤは第２のｎ型ＭＯＳＦＥＴＭ１
２と第３のｎ型ＭＯＳＦＥＴＭ１３を介して接地端子Ｖ
ＳＳに接続されることになり、出力データはローレベル
になる。
【００１１】図２は、本実施例の半導体基板上における
配置を示す平面図である。図１に示した第１のｎ型ＭＯ
ＳＦＥＴＭ１１は、ｎ型拡散層１２１とゲート電極１１
１により、第２のｎ型ＭＯＳＦＥＴＭ１２はｎ型拡散層
１２２とゲート電極１１２により、また第３のｎ型ＭＯ
ＳＦＥＴＭ１３はｎ型拡散層１２３とゲート電極１１３
により構成されている。
配置を示す平面図である。図１に示した第１のｎ型ＭＯ
ＳＦＥＴＭ１１は、ｎ型拡散層１２１とゲート電極１１
１により、第２のｎ型ＭＯＳＦＥＴＭ１２はｎ型拡散層
１２２とゲート電極１１２により、また第３のｎ型ＭＯ
ＳＦＥＴＭ１３はｎ型拡散層１２３とゲート電極１１３
により構成されている。
【００１２】そして、ｎ型ＭＯＳＦＥＴＭ１１、Ｍ１２
、Ｍ１３の一方のｎ型拡散層は金属配線層１０５によっ
て共通に接続され、また、ボンディングパッドＰＡＤは
金属配線層１０６によって第３のｎ型ＭＯＳＦＥＴＭ１
３の他方のｎ型拡散層１２３に接続されている。ｎ型Ｍ
ＯＳＦＥＴＭ１１とＭ１２のそれぞれの他方のｎ型拡散
層１２１、１２２はそれぞれＶＣＣ電源配線層１０１、
ＶＳＳ電源配線層１０２と接続されている。
、Ｍ１３の一方のｎ型拡散層は金属配線層１０５によっ
て共通に接続され、また、ボンディングパッドＰＡＤは
金属配線層１０６によって第３のｎ型ＭＯＳＦＥＴＭ１
３の他方のｎ型拡散層１２３に接続されている。ｎ型Ｍ
ＯＳＦＥＴＭ１１とＭ１２のそれぞれの他方のｎ型拡散
層１２１、１２２はそれぞれＶＣＣ電源配線層１０１、
ＶＳＳ電源配線層１０２と接続されている。
【００１３】さらに、第３のｎ型ＭＯＳＦＥＴＭ１３の
周辺にｐ型拡散層１３１、１３２を設け、それぞれにＶ
ＳＳ電源配線層１０３、１０４を接続することにより、
基板に接地電位を与えている。
周辺にｐ型拡散層１３１、１３２を設け、それぞれにＶ
ＳＳ電源配線層１０３、１０４を接続することにより、
基板に接地電位を与えている。
【００１４】ここで、半導体装置の外部より、静電気等
の高電圧ノイズがボンディングパッドＰＡＤに入力され
ると、第３のｎ型ＭＯＳＦＥＴＭ１３の拡散層のうち、
金属配線層１０６が接続された方の拡散層に高電圧ノイ
ズが印加され、この拡散層がアバランシェブレイクダウ
ンを起こす。
の高電圧ノイズがボンディングパッドＰＡＤに入力され
ると、第３のｎ型ＭＯＳＦＥＴＭ１３の拡散層のうち、
金属配線層１０６が接続された方の拡散層に高電圧ノイ
ズが印加され、この拡散層がアバランシェブレイクダウ
ンを起こす。
【００１５】しかし、第３のｎ型ＭＯＳＦＥＴＭ１３の
もう一方のｎ型拡散層は直接接地電位に落とされてはお
らず、第２のｎ型ＭＯＳＦＥＴＭ１２を介して接地され
ているためこのトランジスタのインピーダンスによりエ
レクトロンの注入は抑制され、ｎ型拡散層１２３の構成
要素であるｎ−型拡散層が熱的に破壊することは防止さ
れる。
もう一方のｎ型拡散層は直接接地電位に落とされてはお
らず、第２のｎ型ＭＯＳＦＥＴＭ１２を介して接地され
ているためこのトランジスタのインピーダンスによりエ
レクトロンの注入は抑制され、ｎ型拡散層１２３の構成
要素であるｎ−型拡散層が熱的に破壊することは防止さ
れる。
【００１６】また、ボンディングパッドに接続されてい
るｎ型拡散層１２３とＶＳＳ電源に接続されたｎ型拡散
層１２２とは大きく隔てられており、しかも第３のｎ型
ＭＯＳＦＥＴＭ１３の周辺に接地電位のｐ型拡散層１３
１、１３２が配置され、第３のｎ型ＭＯＳＦＥＴＭ１３
のｎ型拡散層１２３がアバランシェブレイクダウンを起
こしても注入されたホールは、このｐ型拡散層１３１、
１３２に吸収されてしまうため、ＶＳＳ電源に接続され
たｎ型拡散層１２２付近の基板電位が大きく上昇するこ
とはなくなる。従って、ＶＳＳ電源に接続されたｎ型拡
散層１２２が順方向にバイアスされることがなくなり、
第２のｎ型ＭＯＳＦＥＴＭ１２に過大な電流が流れるこ
とも防止される。よって、本実施例により、出力バッフ
ァの静電破壊耐量を飛躍的に向上させることができる。
るｎ型拡散層１２３とＶＳＳ電源に接続されたｎ型拡散
層１２２とは大きく隔てられており、しかも第３のｎ型
ＭＯＳＦＥＴＭ１３の周辺に接地電位のｐ型拡散層１３
１、１３２が配置され、第３のｎ型ＭＯＳＦＥＴＭ１３
のｎ型拡散層１２３がアバランシェブレイクダウンを起
こしても注入されたホールは、このｐ型拡散層１３１、
１３２に吸収されてしまうため、ＶＳＳ電源に接続され
たｎ型拡散層１２２付近の基板電位が大きく上昇するこ
とはなくなる。従って、ＶＳＳ電源に接続されたｎ型拡
散層１２２が順方向にバイアスされることがなくなり、
第２のｎ型ＭＯＳＦＥＴＭ１２に過大な電流が流れるこ
とも防止される。よって、本実施例により、出力バッフ
ァの静電破壊耐量を飛躍的に向上させることができる。
【００１７】ところで、本実施例においては、ＭＯＳＦ
ＥＴＭ１１とＭ１２の共通接続点とボンディングパッド
との間に第３のＭＯＳＦＥＴを接続しているので、出力
回路にインピーダンスを挿入したものとなっている。し
かし、第３のｎ型ＭＯＳＦＥＴＭ１３のゲートは電源電
圧ＶＣＣに接続されて常に導通状態におかれているので
、このＭＯＳＦＥＴのゲート長およびゲート幅を適切に
設定することにより出力バッファの電流駆動能力をほと
んど低下させないようにすることができる。
ＥＴＭ１１とＭ１２の共通接続点とボンディングパッド
との間に第３のＭＯＳＦＥＴを接続しているので、出力
回路にインピーダンスを挿入したものとなっている。し
かし、第３のｎ型ＭＯＳＦＥＴＭ１３のゲートは電源電
圧ＶＣＣに接続されて常に導通状態におかれているので
、このＭＯＳＦＥＴのゲート長およびゲート幅を適切に
設定することにより出力バッファの電流駆動能力をほと
んど低下させないようにすることができる。
【００１８】図３は本発明の第２の実施例を示す回路図
である。本実施例では、第１の出力データ制御信号Ｄ３
１がゲートに入力されるｐ型ＭＯＳＦＥＴＭ３１と、第
２の出力データ制御信号Ｄ３２がゲートに入力されるｎ
型ＭＯＳＦＥＴＭ３２との直列回路が電源端子ＶＣＣと
接地端子ＶＳＳとの間に接続され、ｐ型ＭＯＳＦＥＴＭ
３１とｎ型ＭＯＳＦＥＴＭ３２が共通に接続された接続
点が、ゲートに電源電圧ＶＣＣが印加されたｎ型ディプ
リーションＭＯＳＦＥＴＭ３３を介して半導体集積回路
装置のデータ出力端子が接続されるボンディングパッド
ＰＡＤに接続されている。
である。本実施例では、第１の出力データ制御信号Ｄ３
１がゲートに入力されるｐ型ＭＯＳＦＥＴＭ３１と、第
２の出力データ制御信号Ｄ３２がゲートに入力されるｎ
型ＭＯＳＦＥＴＭ３２との直列回路が電源端子ＶＣＣと
接地端子ＶＳＳとの間に接続され、ｐ型ＭＯＳＦＥＴＭ
３１とｎ型ＭＯＳＦＥＴＭ３２が共通に接続された接続
点が、ゲートに電源電圧ＶＣＣが印加されたｎ型ディプ
リーションＭＯＳＦＥＴＭ３３を介して半導体集積回路
装置のデータ出力端子が接続されるボンディングパッド
ＰＡＤに接続されている。
【００１９】次に、この出力バッファの動作について説
明する。第１および第２の出力データ制御信号Ｄ３１、
Ｄ３２がローレベルとなると、ｐ型ＭＯＳＦＥＴＭ３１
は導通状態に、ｎ型ＭＯＳＦＥＴＭ３２は非導通状態に
なり、またｎ型ディプリーションＭＯＳＦＥＴＭ３３は
導通状態にあるので、ボンディングパッドＰＡＤはｐ型
ＭＯＳＦＥＴＭ３１とｎ型ディプリーションＭＯＳＦＥ
ＴＭ３３を介して電源端子ＶＣＣに接続され、出力デー
タはハイレベルになる。
明する。第１および第２の出力データ制御信号Ｄ３１、
Ｄ３２がローレベルとなると、ｐ型ＭＯＳＦＥＴＭ３１
は導通状態に、ｎ型ＭＯＳＦＥＴＭ３２は非導通状態に
なり、またｎ型ディプリーションＭＯＳＦＥＴＭ３３は
導通状態にあるので、ボンディングパッドＰＡＤはｐ型
ＭＯＳＦＥＴＭ３１とｎ型ディプリーションＭＯＳＦＥ
ＴＭ３３を介して電源端子ＶＣＣに接続され、出力デー
タはハイレベルになる。
【００２０】また、第１および第２の出力データ制御信
号Ｄ３１、Ｄ３２がハイレベルとなると、ｐ型ＭＯＳＦ
ＥＴＭ３１は非導通状態に、ｎ型ＭＯＳＦＥＴＭ３２は
導通状態になり、またｎ型ディプリーションＭＯＳＦＥ
ＴＭ３３は導通状態にあるので、ボンディングパッドＰ
ＡＤはｎ型ＭＯＳＦＥＴＭ３２とｎ型ディプリーション
ＭＯＳＦＥＴＭ３３を介して接地端子ＶＳＳと接続され
、出力データはローレベルになる。
号Ｄ３１、Ｄ３２がハイレベルとなると、ｐ型ＭＯＳＦ
ＥＴＭ３１は非導通状態に、ｎ型ＭＯＳＦＥＴＭ３２は
導通状態になり、またｎ型ディプリーションＭＯＳＦＥ
ＴＭ３３は導通状態にあるので、ボンディングパッドＰ
ＡＤはｎ型ＭＯＳＦＥＴＭ３２とｎ型ディプリーション
ＭＯＳＦＥＴＭ３３を介して接地端子ＶＳＳと接続され
、出力データはローレベルになる。
【００２１】この実施例においてもボンディングパッド
ＰＡＤと、ＭＯＳＦＥＴＭ３１とＭ３２の共通接続点と
の間にＭＯＳＦＥＴＭ３３を介在せしめたことにより、
先の実施例と同様の効果を奏することができるが、本実
施例では、出力のハイレベル時にボンディングパッドが
ｐ型ＭＯＳＦＥＴＭ３１とｎ型ディプリーションＭＯＳ
ＦＥＴＭ３３を介してＶＣＣと接続されるため、ハイレ
ベル出力電圧を電源電圧ＶＣＣと等しい電圧とすること
ができる利点もある。
ＰＡＤと、ＭＯＳＦＥＴＭ３１とＭ３２の共通接続点と
の間にＭＯＳＦＥＴＭ３３を介在せしめたことにより、
先の実施例と同様の効果を奏することができるが、本実
施例では、出力のハイレベル時にボンディングパッドが
ｐ型ＭＯＳＦＥＴＭ３１とｎ型ディプリーションＭＯＳ
ＦＥＴＭ３３を介してＶＣＣと接続されるため、ハイレ
ベル出力電圧を電源電圧ＶＣＣと等しい電圧とすること
ができる利点もある。
【００２２】
【発明の効果】以上説明したように、本発明は第１の出
力データ制御信号がゲートに入力される第１のＭＯＳＦ
ＥＴと、第２の出力データ制御信号がゲートに入力され
る第２のＭＯＳＦＥＴを、第１の電源と第２の電源の間
に直列に接続し、第１と第２のＭＯＳＦＥＴが共通に接
続された接続点を第３のＭＯＳＦＥＴを介してデータ出
力端子に接続したものであるので、データ出力端子に静
電気等の高電圧ノイズが入力しても第３のＭＯＳＦＥＴ
は第２のＭＯＳＦＥＴを介して第２の電源に接続される
ことになるため、第２のＭＯＳＦＥＴのインピーダンス
により第３のＭＯＳＦＥＴに過大な電流が流れることが
なくなる。また、第２の電源に接続された拡散層がデー
タ出力端子に接続された拡散層とは隔離されるため、デ
ータ出力端子に高電圧ノイズが入力してその拡散層から
基板へホールが注入されたとしても第２の電源に接続さ
れた拡散層付近の基板電位が大きく上昇することはない
ので、第２のＭＯＳＦＥＴが静電破壊されることもなく
なる。
力データ制御信号がゲートに入力される第１のＭＯＳＦ
ＥＴと、第２の出力データ制御信号がゲートに入力され
る第２のＭＯＳＦＥＴを、第１の電源と第２の電源の間
に直列に接続し、第１と第２のＭＯＳＦＥＴが共通に接
続された接続点を第３のＭＯＳＦＥＴを介してデータ出
力端子に接続したものであるので、データ出力端子に静
電気等の高電圧ノイズが入力しても第３のＭＯＳＦＥＴ
は第２のＭＯＳＦＥＴを介して第２の電源に接続される
ことになるため、第２のＭＯＳＦＥＴのインピーダンス
により第３のＭＯＳＦＥＴに過大な電流が流れることが
なくなる。また、第２の電源に接続された拡散層がデー
タ出力端子に接続された拡散層とは隔離されるため、デ
ータ出力端子に高電圧ノイズが入力してその拡散層から
基板へホールが注入されたとしても第２の電源に接続さ
れた拡散層付近の基板電位が大きく上昇することはない
ので、第２のＭＯＳＦＥＴが静電破壊されることもなく
なる。
【図１】本発明の第１の実施例を示す回路図。
【図２】本発明の第１の実施例の半導体基板上の配置を
示す平面図。
示す平面図。
【図３】本発明の第２の実施例を示す回路図。
【図４】従来例の回路図。
【図５】従来例の問題点を説明するためのＭＯＳＦＥＴ
の断面図。
の断面図。
Ｄ１１、Ｄ３１、Ｄ４１…第１の出力データ制御信号、
Ｄ１２、Ｄ３２、Ｄ４２…第２の出力データ制
御信号、 Ｍ１１、Ｍ１２、〜…ＭＯＳＦＥＴ、
ＰＡＤ…ボンディングパッド、 ＶＣＣ
…電源端子または電源電圧、 ＶＳＳ…接地端子
または接地電位。
Ｄ１２、Ｄ３２、Ｄ４２…第２の出力データ制
御信号、 Ｍ１１、Ｍ１２、〜…ＭＯＳＦＥＴ、
ＰＡＤ…ボンディングパッド、 ＶＣＣ
…電源端子または電源電圧、 ＶＳＳ…接地端子
または接地電位。
Claims (3)
- 【請求項１】 ゲートに第１の出力データ制御信号が
入力され、ソース・ドレインの一方が第１の電源に接続
され、ソース・ドレインの他方が共通接続節点に接続さ
れた第１のＭＯＳＦＥＴと、ゲートに第２の出力データ
制御信号が入力され、ソース・ドレインの一方が第２の
電源に接続され、ソース・ドレインの他方が前記共通接
続節点に接続された第２のＭＯＳＦＥＴと、ソース・ド
レインの一方が前記共通接続節点に接続され、ソース・
ドレインの他方がデータ出力端子に接続され、常時導通
するように制御された第３のＭＯＳＦＥＴと、を具備す
る出力バッファ。 - 【請求項２】 前記第１のＭＯＳＦＥＴおよび前記第
２のＭＯＳＦＥＴがｎチャネル型である請求項１記載の
出力バッファ。 - 【請求項３】 前記第３のＭＯＳＦＥＴが形成された
半導体基板上の前記第３のＭＯＳＦＥＴの周辺に、前記
第２の電源に接続された、第３のＭＯＳＦＥＴのソース
・ドレイン領域とは逆導電型の拡散領域が形成されてい
る請求項１または２記載の出力バッファ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3130550A JPH04332160A (ja) | 1991-05-02 | 1991-05-02 | 出力バッファ |
| US07/868,443 US5276371A (en) | 1991-05-02 | 1992-04-14 | Output buffer having high resistance against electrostatic breakdown |
| KR1019920007442A KR960002098B1 (ko) | 1991-05-02 | 1992-05-01 | 정전기 파괴에 대한 높은 내성을 갖는 출력 버퍼 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3130550A JPH04332160A (ja) | 1991-05-02 | 1991-05-02 | 出力バッファ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04332160A true JPH04332160A (ja) | 1992-11-19 |
Family
ID=15036960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3130550A Pending JPH04332160A (ja) | 1991-05-02 | 1991-05-02 | 出力バッファ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5276371A (ja) |
| JP (1) | JPH04332160A (ja) |
| KR (1) | KR960002098B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3151329B2 (ja) * | 1993-04-07 | 2001-04-03 | 株式会社東芝 | データ出力回路 |
| JP3229164B2 (ja) * | 1994-07-28 | 2001-11-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ラッチ回路 |
| KR19980038052A (ko) * | 1996-11-23 | 1998-08-05 | 김영환 | 정전기 방지용 트랜지스터를 구비한 반도체 소자 |
| US6137144A (en) * | 1998-04-08 | 2000-10-24 | Texas Instruments Incorporated | On-chip ESD protection in dual voltage CMOS |
| JP4024762B2 (ja) * | 2004-01-16 | 2007-12-19 | ユーディナデバイス株式会社 | 高周波スイッチ |
| US20090184395A1 (en) * | 2008-01-23 | 2009-07-23 | Che-Yuan Jao | Input/output (i/o) buffer |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4647798A (en) * | 1985-04-15 | 1987-03-03 | Ncr Corporation | Negative input voltage CMOS circuit |
| US4733111A (en) * | 1985-07-17 | 1988-03-22 | CSELT--Centro Studi e Laboratori Telecomunicazioni S.p.A. | Sequential-logic basic element in CMOS technology operating by a single clock signal |
| US4958091A (en) * | 1988-06-06 | 1990-09-18 | Micron Technology, Inc. | CMOS voltage converter |
-
1991
- 1991-05-02 JP JP3130550A patent/JPH04332160A/ja active Pending
-
1992
- 1992-04-14 US US07/868,443 patent/US5276371A/en not_active Expired - Fee Related
- 1992-05-01 KR KR1019920007442A patent/KR960002098B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5276371A (en) | 1994-01-04 |
| KR920022506A (ko) | 1992-12-19 |
| KR960002098B1 (ko) | 1996-02-10 |
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