JP2585633B2

JP2585633B2 - 半導体装置

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Publication number: JP2585633B2
Application number: JP62253615A
Authority: JP
Inventors: 孝一郎石橋; 修湊; 繁本城; 敏夫佐々木; 利明増原; 収高橋; 昌山本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-10-09
Filing date: 1987-10-09
Publication date: 1997-02-26
Anticipated expiration: 2012-02-26
Also published as: JPH0196959A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体装置、特に絶縁ゲート型電界トラン
ジスタ（以下MOSトランジスタ）などのMIS（Metal Insu
lator Semiconductor）型素子における保護装置に関す
る。

〔従来の技術〕

従来から知られている保護装置では、特願昭58−1076
78号に記載のように、ゲートを接触電位に固定したMOSF
ETのソースを接地電位にし、ドレインを保護抵抗を介し
て出力端子につなぐ方法を用いていた。

〔発明が解決しようとする問題点〕

以下、従来の技術の問題点を第２図，第３図，第４図
を用いて説明する。第２図は従来の技術の回路図であ
る。従来の技術では、端子24に印加される静電気によ
り、23なるMOSFETのゲート酸化膜が破壊されるのを、21
なる保護抵抗と、22なるMOSFETの組み合せにより防ごう
とするものである。ここで22なるMOSFETは、通常の回路
動作の場合には働かないが、高電圧が印加されると、い
わゆる表面ブレークダウンを起こすのでドレイン・ソー
ス間に大電流が流れる。したがつて24なる端子に印加さ
れた静電気は21を通り、22なるMOSFETによりバイパスさ
れるので、23なるMOSFETのゲート絶縁膜の高電圧が印加
されるのを防ぐことができる。ここで21なる保護抵抗
は、22なるMOSFETに流れる電流を小さくする働きをす
る。

第３図は、22なるMOSFETの断面構造図を示したもので
ある。36なるｎ型基板の表面には35なるｐウエルが設け
られ、そのまた表面には31,32なるｎ型の高濃度不純物
領域がある。また基体上部には37なる電極と38なる絶縁
膜があり、31,37,32をそれぞれドレイン，ゲート，ソー
スとするMOSFETを形成している。一方、33はｐ型の高濃
度不純物層で、35なるｐウエルの電位を接地電位に固定
するために、34なるｎ型の高濃度不純物層は、36なるｎ
型基体の電位を固定するために設けられている。

第４図は第３図の素子のドレイン端子39の接地電位に
対する電圧電流特性を示したものである。39なる端子に
電圧が印加されると31及び35よりなる接合が降伏するの
がＡで示される点である。31及び35よりなる接合はその
表面が37及び38なるゲート電極構造におおわれており、
そのため、接合の降伏は通常の接合よりも低い電圧で起
こるいわゆる表面ブレークダウンを起こす。一度表面ブ
レークダウンを起こした後は、Ｂで示すように31,35,32
なるnpn構造がバイポーラ動作を起こし、ドレイン電圧
が低下する。さらに電流を増加するとＣ点で示すように
ソース，ドレインの寄生抵抗その他の影響で電圧が増加
する。

また、第３図で31,35,36なる不純物層も縦方向のnpn
構造となつており、端子39に端子41を接地電位とした電
圧を印加すると電源端子41との間で寄生バイポーラ動作
を起こし、第４図で示した、接地端子との間で起こすＶ
−Ｉ特性と同様の特性を示す。通常電源端子と接地端子
間には1000pF程度以上の大きな容量で接続されており、
過渡的には導通していることになるので、この縦方向の
バイポーラ動作電流は、静電気をバイパスするために重
要な働きをしている。

以上述べたように、従来の方法は表面ブレークダウン
の利用により優れた方法であるといえるが近年のMOSFET
のゲート酸化膜の薄膜化に対して以下のような問題が生
じている。

まず第１図に、第２図の22なるMOSFET端子24に印加し
た静電気による大電流が流れると、Ｃ点で示したような
内部抵抗により25なる端子の電圧が増加し、23なるMOSF
ETのゲート絶縁膜を破壊することがあることである。こ
れを防ぐためには21なる抵抗を増加させる方法がある
が、低抗体を大きくする必要が生じるので、占有面積が
増大し、しかも、本来の回路動作において、端子24から
端子25へ信号伝搬速度が増加するという問題が生ずる。

第２の問題点は、22なる保護素子のMOSFETそのものが
第３図の38なる薄いゲート絶縁膜を用いているために、
静電気により保護素子のゲート絶縁膜を破壊してしまう
ことである。

本発明の目的は上記問題点を解決し、高い高圧の静電
気に対してMOSFETのゲート絶縁膜を保護し、また、保護
素子そのもののゲート酸化膜を破壊しない保護装置を提
供することにある。

〔問題点を解決するための手段〕

上記目的は以下の手段を講じることにより達成され
る。

第１に、保護装置の初段のゲート電極は、配線のため
の電極を用い、またゲート絶縁膜はその層間膜を用い
る。

第２に、第１の保護装置のドレイン電極と同じｎ型高
濃度不純物層を用いて低抗体を作る。

第３に、上記ｎ型高濃度不純物層を用いた表面ブレー
クダウン型のMOSFETを作る。

第４に、第１の保護装置と入力端子間に導電層から成
る抵抗体を入れる。

第５に、ウエル外側に設ける高濃度不純物層を導電層
により低抵抗化することである。

〔作用〕

上記手段は、以下に述べるような効果がある。

第１層間膜を用いたMOSFETは、保護素子のゲート絶縁
膜が厚いので、保護素子そのもののゲート絶縁膜破壊を
防ぐことができる。しかしながら、第１の素子は表面ブ
レークダウン型ではないので、ドレイン端子の電圧を十
分に下げることはできない。そこで、第２の不純物層抵
抗を用いて抵抗体を作り、さらに第３の表面ブレークダ
ウン型のMOSFETを作ることにより、MOSFETのドレインで
の電圧を十分下げることができる。この際第２の不純物
層抵抗は、第３の表面ブレークダウン型のMOSFETに流れ
る電流を小さく、第３のMOSFETのゲート酸化膜にかかる
電圧を小さくする効果がある。また、この抵抗を第１及
び第３のMOSFETのドレインと共通にすることにより、小
さな面積で十分大きな抵抗体を得ることができる。

第４の導電層により抵抗は、第１のMOSFETに大きな電
流が流れてドレインの接合が熱的に破壊することを防ぐ
効果がある。

また、第５のウエル外側に設ける高濃度不純物層を低
抵抗化することにより、電源端子側に流れる電流と高濃
度不純物層の抵抗とによるドレイン端子の電位上昇を防
ぐことができる。

〔実施例〕

以下、本発明の実施例を図により説明する。

第１図は本発明の第１の実施例のレイアウト図であ
る。本実施例では説明を簡単にするために、ｎ型基体上
にｐウエルが形成される場合について説明する。同図で
109はｐウエル領域である。107,108はｎ型の高濃度不純
物層であり、107の一部と108は隣接している。ｎ型高濃
度不純物層107は、コンタクトホール114を通して、入力
端子の導電層101に接続されており、導電層101は、107
と108の隣接領域をおおい、厚いゲート酸化膜の寄生MOS
FETを形成している。また、ｎ型高濃度不純物領域108は
コンタクトホール113を通して接地電位に固定されてい
る導電層103に接続されている。一方、導電層107の他の
領域では110なる薄いゲート酸化膜の表面ブレークダウ
ン動作を行うMOSFETのゲート電極が設けられており、コ
ンタクトホール117を通して接地電位に固定されてい
る。ゲート電極110の近傍にはコンタクトホール123が設
けられ、導電層102に接続されている。ｐウエル109はｐ
型の高濃度不純物層106及びコンタクトホール121,118,1
16,112を通して導電層103に接続され、接地電位に固定
されている。また、ｎ型基体はコンタクトホール122,11
9,115,111を通して電源電位に固定された導電層104に接
続されている。

本実施例の場合、通常動作では、入力信号は入力端子
から導電層101を通り、高濃度不純物層107を通つて導電
層102に伝わることになる。

第５図は第１の実施例の断面図を示したものである。
それぞれの符号は第１図の符号に対応している。導電層
101に静電気が印加されると、107,109,108から成るnpn
構造及び107,109,124から成るnpn構造がバイポーラ動作
を起こし、i_A及びi_Bなる電流が流れる。

第１の実施例の動作を第６図により説明する。第６図
（Ａ），（Ｂ）は第５図に示したノードA,ノードＢの電
位の時間変化及びバイポーラ動作電流i_A及びi_Bの時間変
化を示したものである。ノードＡにある一定の電荷量を
持つた静電気が印加されると107,109,108からなるnpn構
造がバイポーラ動作を行なうので非常に大きな電流i_Aが
流れる。この時バイポーラ素子には寄生抵抗が存在し、
i_Aとの間で電位差を生じるために、ノードＡはかなり高
い電位となる。この部分のゲート絶縁膜は、導電層の層
間絶縁膜であるために、十分絶縁耐圧が確保されてお
り、この部分がこわれることはない。しかし、第６図
（Ａ）に示したように、Ａ点の電圧はゲート酸化膜の耐
圧を上まわるので、ゲート酸化膜の保護デバイスとして
は不十分である。そこで、ゲート電極を110とするMOSFE
Tを設ける。この際、MOSFETに流れる電流は107なる不純
物層による抵抗により制限されているので、ノードＢの
電位は低くおさえられ、Ｂ点の電位も低くおさえられ
る。本実施例では107の不純物層による抵抗は上記のよ
うに重要な役割をはたしている。この抵抗は導電層によ
る抵抗体にしてもよいが、大きな面積を必要とする。し
かし、第５図のように、抵抗となるｎ型高濃度不純物層
を２つのMOSFETのドレインと共通することで、必要な面
積を減少させる効果がある。一方、一般的には電源電位
端子と接地電位端子間には、大きな寄生容量がついてお
り、基体の電位は過渡的には交流的に接地されている。
したがつて、107,109、基体からなるnpn構造によりi_Cな
る電流が導電層105に流れ込むことになる。このi_Cはi_A
及びi_Bを減少させる働きがあるので、i_Cを流れやすくす
る構造は保護素子を強くする働きがある。本実施例では
不純物層105を導電層104で低抵抗化してi_Cを流れやすく
することにより保護素子を強くできる効果がある。

本発明の第２の実施例のレイアウト図を第７図に示
す。本実施例では、入力端子125から、導電層から成る
抵抗体124を通して導電層101に接続される。本実施例の
場合、124なる抵抗により、保護素子に流れる電流をへ
らせるので、第１の実施例よりよりいつそうノード端子
電圧を減少させる効果がある。

本発明の第３の実施例のレイアウト図を第８図に、等
価回路を第９図に示す。本実施例では、不純物層107と
不純物層108の境界及び不純物層107と不純物層127の境
界にそれぞれ寄生MOSFETを設けており、前者のゲートは
入力導電層101であり、後者のゲートは、電源電位を与
える導電層104である。また、不純物層108は接地電位を
与える導電層103に接続され、不純物層127は電源電位を
与える導電層104に接続されている。一方、不純物層107
の他の部分には、導電層110をゲート電極とするMOSFET
が形成されており、そのソースは接地電位に固定されて
いる。この導電層110は導電層自身が抵抗体となり、こ
の抵抗を通して接地電位に固定されている。このMOSFET
の領域と寄生MOSFETの領域の間にはくびれを生じてお
り、抵抗体を形成している。またMOSFETのドレインの電
位は124なる導電層により外部にとり出される。

第９図の等価回路では、入力端子200から静電気が印
加されると、寄生MOS201及び202を通して電流が接地端
子及び電源端子に流れる。静電気はさらに不純物層抵抗
204を通してMOSFET205に流れることになる。

本実施例では、寄生MOSFETが接地端子だけでなく、電
源端子に対しても接続されているため、接地端子に接続
されている寄生MOSFETに流れる電流が少なくなり、ノー
ド208の電位上昇をおさえることができる。また、抵抗2
04は不純物層107のくびれを利用して作るので、小さな
面積で必要な抵抗値を実現できる。また、抵抗値209は2
05なるMOSFETのゲート絶縁膜が破壊することを防ぐ目的
でそう入してあるが、通常の回路動作には何ら影響を与
えることなく、ゲート電極を接地電位に固定できる。第
10図に本実例例の寄生MOSの部10の断面図を示す。ノー
ド200に静電気が印加されると不純物層107,109,130のnp
n構造により接地端子に、不純物層107,109,108のnpn構
造により電源端子にそれぞれバイパスされる。

第11図に、本発明の第４の実施例を示す。本実施例で
は、寄生MOS201のソース側及び寄生MOSのドレイン側に
それぞれ抵抗211,210が直列に接続されている。これら
の抵抗はそれぞれ不純物層の抵抗を取るなどしてつける
ことができる。本実施例の場合、抵抗210,211があるた
めに、寄生MOSFET201,202に流れる電流が少なくなり、
寄生MOSFET201,202が熱的に破壊することを防ぐ効果が
ある。

第12図に本発明の第５の実施例を示す。本実施例では
寄生MOSFET202のゲート電極の電位は入力端子200あるい
は接地電位に固定されている。しかしながら、寄生MOSF
ET202のドレイン電極は電源端子に接続され、静電気を
電源端子側にバイパスできるため、第３の実施例と同様
の効果で、静電破壊に対して強い構造となる。

第13図に本発明の第６の実施例の回路図、第14図に本
発明の第７の実施例の回路図を示す。いずれの方法も寄
生MOS201及び202のゲート電極の電位が異なるが、寄生M
OS201のソースが接地端子に、寄生MOS202のドレインが
電源端子に接続されているために、第３の実施例と同様
の効果で静電破壊に対して強い構造となる。

〔発明の効果〕

保護素子の静電破壊に対する方法として、1.5KΩの抵
抗を通して1000pFの容量に充電された電荷を保護素子に
印加する方法が広く行なわれている。

本発明によれは、従来の方法とほぼ同じ面積で約２倍
の電荷に対して耐性を有する保護素子を提供できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例のレイアウト図、第２図
は従来の方法の回路図、第３図は従来の方法の断面図、
第４図は従来の方法の動作を示す図、第５図は本発明の
第１の実施例の断面図、第６図は本発明の動作を示す
図、第７図は本発明の第２の実施例のレイアウト図、第
８図は本発明の第３の実施例のレイアウト図、第９図は
本発明の第３の実施例の回路図、第10図は本発明の第３
の実施例の寄生MOS部分の断面図、第11図は本発明の第
４の実施例の回路図、第12図は本発明の第５図の実施例
の回路図、第13図は本発明の第６の実施例の回路図、第
14図は本発明の第７の実施例の回路図である。 101……導電層、102……導電層、104……導電層、107,1
08……ｎ型高濃不純物層、109……ｐ型ウエル、110……
ゲート電極。

フロントページの続き (72)発明者佐々木敏夫東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者増原利明東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者高橋収東京都小平市上水本町1450番地株式会社日立製作所武蔵工場内 (72)発明者山本昌東京都小平市上水本町1450番地株式会社日立製作所武蔵工場内 (56)参考文献特開昭48−66976（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】半導体基体と、上記半導体基体の表面領域に設けられた一つの導電型を
示すウェル領域と、上記半導体基体上に第１の絶縁膜を介して設けられた配
線のための導電層を有してなる半導体装置であって、上記ウェル領域の表面には、さらに、前記導電型とは異
なる導電型を示す第１不純物領域、第２不純物領域及び
第３不純物領域とを有し、上記第１不純物領域は接地端子に電気的に接続され、上記第２不純物領域は入力端子に電気的に接続され、上記第３不純物領域は接地端子に電気的に接続され、上記第１の不純物領域と、上記第２の不純物領域と、上
記第１の絶縁膜を介して設けられる上記導電層とにより
MOSFETが形成され、上記第２半導体領域と、第３半導体領域と、上記半導体
基板上に第２の絶縁膜を介して設けられるゲート電極と
により他のMOSFETが形成され、上記第２絶縁膜の膜厚は上記第１絶縁膜の膜厚より薄く
形成され、上記導電層は入力端子あるいは接地端子ある
いは電源端子に電気的に接続され、上記ゲート電極は接
地端子に電気的に接続されてなることを特徴とする半導
体装置。
【請求項２】上記第２不純物領域は、その一方が上記第
１半導体領域と隣接し、その他方が上記第３半導体領域
と隣接するように形成されることを特徴とする特許請求
の範囲第１項記載の半導体装置。
【請求項３】上記ウェル領域周辺の半導体基体の表面に
は、第１導電型の第４不純物領域が形成され、前記第４
不純物領域上には電源端子に接続された低抵抗導電層が
形成され、前記低抵抗導電層と上記第４半導体領域が接
続されてなることを特徴とする特許請求の範囲第１項又
は第２項記載の半導体装置。
【請求項４】上記ゲート電極は、上記ゲート電極と同じ
導電層よりなる低抗体を通して接地端子に接続されるこ
とを特徴とする特許請求の範囲第１項乃至第３項記載の
半導体装置。
【請求項５】上記第２不純物領域と入力端子との間に導
電層による抵抗を備えてなることを特徴とする特許請求
の範囲第１項乃至第４項記載の半導体装置。