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KR960002098B1 - 정전기 파괴에 대한 높은 내성을 갖는 출력 버퍼 - Google Patents

정전기 파괴에 대한 높은 내성을 갖는 출력 버퍼 Download PDF

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KR960002098B1 KR1019920007442A KR920007442A KR960002098B1 KR 960002098 B1 KR960002098 B1 KR 960002098B1 KR 1019920007442 A KR1019920007442 A KR 1019920007442A KR 920007442 A KR920007442 A KR 920007442A KR 960002098 B1 KR960002098 B1 KR 960002098B1
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Abstract

내용 없음.

Description

정전기 파괴에 대한 높은 내성을 갖는 출력 버퍼
제1a도는 전형적인 종래의 출력 버퍼의 회로도.
제1b도는 정전기 파괴에 대한 내성을 향상시키기 위해 직렬 출력 저항기를 갖고 있는 종래의 출력 버퍼의 회로도.
제2도는 희박하게 도프된 드레인 구조물을 갖고 있는 MOSFET의 단면도.
제3도는 본 발명에 따른 제1실시예의 출력 버퍼의 회로도.
제4도는 반도체 기판 상에 본 발명에 따른 제1실시예의 구성을 도시한 평면도.
제5도는 본 발명에 따른 제2실시예의 출력 버퍼의 회로도.
* 도면에 주요부분에 대한 부호의 설명
201 : p형 반도체 기판 202 : 게이트 이산화 실리콘 층
203 : 게이트 전극 204,206 : n+확산층
205,207 : n-확산층 303,304 : Vss 전원 공급 배선층
305,306 : 금속 배선층 311,312,313 : 게이트 전극
321,322,323 : n확산층 331,332 : p확산층
D11,D12,D31,D32 : 데이타 제어 신호
M11,M12,M31,M32,M33 : n채널 MOSFET
PAD : 본딩 패드
본 발명은 반도체 집적 회로 디바이스 내의 출력 버퍼에 관한 것으로, 특히 정전기 파괴에 대한 내성이 향상된 출력 버퍼에 관한 것이다.
본 발명에 관련된 종류의 출력 버퍼가 제1a도에 도시되어 있다. 종래의 출력 버퍼는 전원 공급 단자(Vcc)와 접지 단자(Vss) 사이에 접속된 직렬 회로를 갖는데, 이는 게이트에서 제1출력 데이타 제어 신호(D11)을 수신하는 n채널 MOS전계 효과 트랜지스터(M11; 이하 "MOSFET"라 함)과 게이트에 제2출력 데이타 제어 신호(D12)를 수신하는 n채널 MOSFET(M12)에 의해 형성된다. 이들 2개의 n채널 MOSFET(M11과 M12) 사이에 정해진 공통 접합 노드(X1)은 반도체 집적 회로 디바이스의 출력 단자에 접속되어 있는 본딩패드(PAD)에 접속된다.
다음에는 상술한 출력 버퍼의 동작이 설명된다.
제1출력 데이타 제어 신호(D11)이 고 레벨 상태이고 제2출력 데이타 제어 신호(D12)가 저 레벨 상태인 경우, n채널 MOSFET(M11)은 전도 상태가 되고, n채널 MOSFET(M12)는 비전도 상태가 되어서, n채널 MOSFET(M11)에 의해 출력되는 데이타가 고 레벨 상태로 된다. 반대로, 제1출력 데이타 제어 신호(D11)이 저 레벨 상태이고, 제2출력 데이타 제어 신호(D12)가 고 레벨 상태인 경우, n채널 MOSFET(M11)은 비전도 상태로 바뀌도 n채널 MOSFET(M12)는 전도 상태로 바뀌어서, n채널 MOSFET(M12)에 의해 출력된 데이타가 저 레벨이 된다.
그러나, 소형화의 추세에 따른 반도체 집적 회로 디바이스에 있어서, 소자내의 핫 캐리어(hot carrier)에 의한 열화를 방지하기 위해, 디바이스는 희박하게 도프된 드레인(LDD) 구조물로 형성된다. 다시 말하면, 이런 형태의 MOSFET에 있어서는, 제2도에 도시된 바와 같이, 게치트 전극(203)이 p형 반도체 구조물(201) 상에 형성되는데, 이들 사이에 게이트 이산화 실리콘 층(202)가 배치되어 있고, 게이트 전극(203)의 양측면에 n+확산층(204) 및 n-확산층(205)에 의해 구성된 드레인 영역과 n+확산층(206) 및 n-확산층(207)에 의해 구성된 소오스 영역이 형성되어있다.
상술한 종래의 출력 버퍼는 LDD 구조물의 MOSFET로 만들어졌기 때문에, 정전기 파괴에 대한 내성이 불충분하다는 결점이 있었다.
제2도에 도시된 LDD 구조물의 MOSFET에서는 드레인에 고 전압이 인가되면, 드레인의 게이트 전극 근처, 즉 n-확산층(205)에서 애벌런치 파괴가 발생하고, 정공들이 p형 반도체 기판(201) 내로 주입된다. 결과적으로, 반도체 기판(201)의 전위가 상승하여, 소오스 영역[N+확산층(206) 및 n-확산층(207)]과 반도체 기판(201) 사이의 영역이 순방향으로 바이어스되고, 전자들이 소오스 영역으로부터 기판(201) 내로 주입된다. 결과적으로, MOSFET가 거의 부저항 근처의 상태에서 동작하고 과전류가 드레인 영역을 형성하는 n-확산층(205) 내를 흐르므로, 이 드레인 영역은 이 확산층의 고 저항값으로 인한 열에 의해 파괴된다.
이 문제를 해결하기 위해, 제1b도에 도시된 바와 같이, 저항기 소자(R)이 MOSFET(M11 및 M12)의 접합 노드(X1)과 본딩 패드(PAD) 사이에 접속되어 정전기 파괴에 대한 내성을 향상기키는 방법이 있지만, 정전기 파괴에 대한 요구된 내성을 얻기 위해서 고 저항값을 갖고 있는 저항기가 사용되어야만 하고, 이 경우에 출력 버퍼의 전류 구동능력이 감소하여 동작 속도의 저하가 문제된다.
그러므로, 본 발명의 목적은 종래의 출력 버퍼에 존재하는 문제점들을 극복하고 정전기 파괴에 대한 내성이 향상된 출력 버퍼를 제공하는 것이다.
본 발명의 한 특징에 따르면, 제1 및 제2전원 공급원, 게이트가 제1출력 데이타 제어신호를 수신하고, 소오스와 드레인 중의 하나가 제1전원 공급원에 접속되어 있고, 그 나머지 하나가 공통 집합 노드에 접속되어 있는 제1MOSFET, 게이트가 제2출력 데이타 제어 신호를 수신하고, 소오스와 드레인 중의 하나가 제2전원 공급원에 접속되고, 그 나머지가 공통 접합 노드에 접속되는 제2MOSFET 및 소오스와 드레인 중의 하나가 공통 접합 노드에 접속되고, 그 나머지가 데이타 출력단자에 접속되며, 언제나 전도 상태에 있도록 제어되는 제3MOSFET를 포함하는 출력 버퍼가 제공된다.
이하 첨부 도면을 참조하여 본 발명에 대해 상세하게 기술하고자 한다.
제3도는 본 발명에 따른 제1실시예의 출력 버퍼의 회로도이다.
도면에 도시된 바와 같이, 게이트가 제1출력 데이타 제어 신호(D31)을 수신하는 제1n채널 MOSFET(M31)과 게이트가 제2출력 데이타 제어 신호(D32)를 수신하는 제2MOSFET(M32)로 구성된 직렬 회로가 전원 공급 단자(Vcc)와 접지 단자(Vss) 사이에 접속되고, 제1n채널 MOSFET(M31) 및 제2n채널 MOSFET(M32)가 모두 공통 접속되는 접합 노드(X3)이 게이트가 전원 공급 단자(Vcc)에 접속된 제3n채널 MOSFET(M33)을 통해 반도체 디바이스의 데이타 출력 단자가 접속되는 본딩 패드(PAD)에 결합된다.
다음에는 이 출력 버퍼의 동작에 대해 설명하고자 한다.
제1출력 데이타 제어신호(D31)이 고 레벨 상태이고, 제2출력 데이타 제어 신호(D32)가 저 레벨 상태인 경우, 제1n채널 MOSFET(M31)은 전도 상태가 되고, 제2n채널 MOSFET(M32)는 비전도 상태가 된다. 전원 공급 전압 또는 전원 공급원(Vcc)가 제3n 채널 MOSFET(M33)의 게이트에 인가될때, 제3n채널 MOSFET(M33)은 전도 상태이기 때문에, 본딩 패드(PAD)는 제1n채널 MOSFET(M31) 및 제3n채널 MOSFET(M33)을 통해 전원 공급단자(Vcc)에 접속되어, 출력 데이타는 고 레벨상태가 된다.
이와 반대로, 제1출력 데이타 제어 신호(D31)이 저 레벨 상태이고, 제2출력 데이타 제어신호(D32)가 고 레벨 상태인 경우, 이 제1n채널 MOSFET(M31)은 비전도 상태가 되고, 제2n채널 MOSFET(M32)는 전도 상태가 되며, 제3n채널 MOSFET(M33)이 전도 상태가 되어, 전원공급 전압 (Vcc)가 게이트에 인가되기 때문에, 본딩 패드 (PAD)는 제2n채널 MOSFET(M32) 및 제3n채널 MOSFET(M33)을 통해 접지 단자(Vss)에 접속되어, 출력 데이타가 저 레벨 상태가 된다.
제4도는 이 실시예에 따른 반도체 기판 상에서의 구성을 도시하는 평면도이다.
제3도에 도시된 제1n채널 MOSFET(M31)은 제 1n확산층(321) 및 게이트 전극(311)로 구성되고, 제2n채널 MOSFET(M32)는 n확산층(322) 및 게이트 전극(312)로 구성되며, 제3n채널 MOSFET(M33)은 n확산층(323) 및 게이트 전극(313)으로 구성된다.
각 n채널 MOSFET(M31,M32 및 M33)의 한 측면의 n확산층 (321,322,323)은 금속 배선층(305)에 의해 공통으로 접속되고, 본딩 패드(PAD)는 금속 배선층(306)에 의해 제3n채널 MOSFET(M33)의 n확산층(323)의 다른 측면에 접속된다.
n채널 MOSFET(M31 및 M32)의 다른 측면 상의 n확산층(321 및 322)는 Vcc전원 공급 배선층(301) 및 Vss 전원 공급 배선층(302)에 각각 접속된다.
또한, p확산층(331 및 332)가 제공되어 제3n채널 MOSFET(M33)의 근처에 배치되어 Vss 전원 공급 배선층(303 및 304)에 각각 접속시킴으로써, 접지 전위가 기판에 인가된다.
여기에서, 정전 잡음과 같은 고 전압이 반도체 디바이스 외부로부터 본딩 패드(PAD)에 입력된다는 가정하에, 전압이 그 측면에 금속 배선층(306)이 접속되는 제3n채널 MOSFET(M33)의 확산층의 한 측면에 인가되고, 애벌런치 파괴가 확산층 내에서 일어난다.
그러나, 제3n채널 MOSFET(M33)의 n확산층(323)의 다른 측면이 접지 전위에 직접 접지되지 않고 제2n채널 MOSFET(M32)를 통해 접지되므로, 전자 주입이 MOS트랜지스터의 임피던스에 의해 억제되고, n확산층(323)의 구성 부분인 n-확산층의 열에 의한 파괴가 효과적으로 방지된다.
또한, 본딩 패드에 접속된 n확산층(323)이 전원 공급원(Vss)에 접속된 n확산층(322)로부터 멀리 떨어져서 구성되고 또한 접지 전위의 p확산층(331 및 332)가 제3n채널MOSFET(M33)의 근처에 배열되기 때문에, 애벌런치 파괴가 제3n채널 MOSFET(M33)의 n확산층(323)내에서 발생하더라도, 주입된 정공들은 p확산층(331 및 332)내에 흡수되어 전원 공급원(Vss)에 접속된 n확산층(322)의 근처에서 기판 전위의 상승은 커지지 않는다. 그러므로, Vss 전원 공급원에 접속된 n확산층(322)는 순방향으로 바이어스되지 않고, 제2n채널 MOSFET(M32) 내의 과전류의 흐름이 효과적으로 방지된다.
상술한 바와 같이, 본 발명의 실시예에 따라 출력 버퍼의 정전기 파괴에 대한 내성이 크게 증가되고 향상될 수 있다.
본 발명의 실시예에 있어서, 제3MOSFET(M33)이 MOSFET(M31,M32)의 공통 접합 노드(X3)과 본딩 패드(PAD) 사이에 접속되기 때문에, 임피던스가 출력 회로내에 삽입되는 회로가 된다. 그러나 제3n채널 MOSFET(M33)의 게이트가 전원 공급원(Vcc)에 접속되어 이 MOSFET(M33)을 언제나 전도 상태가 되게 하므로, 이 MOSFET의 게이트 전장 및 폭을 적절히 설정하므로써 출력 버퍼의 전류 구동 능력면에서 어떠한 저하도 방지될 수 있다.
제5도에는 본 발명에 따른 제2실시예의 출력 버퍼의 회로도가 도시되어 있다. 이 실시예에 있어서, 게이트가 제1출력 데이타 제어 신호(D51)을 수신하는 p채널MOSFET(M51) 및 게이트가 제2출력 데이타 제어 신호(D52)를 수신하는 n채널 MOSFET(M52)로 구성되는 직렬 회로가 전원 공급 단자(Vcc)와 접지 단자(Vss) 사이에 접속되고, p채널 MOSFET(M51)과 n채널 MOSFET(M52) 사이의 접합 노드(X5)는 게이트가 전원 공급 전압(Vcc)를 수신하는 n채널 공핍 모드 MOSFET(M53)을 통해 반도체 접적 회로 디바이스의 데이타 출력 단자에 접속되어 있는 본딩 패드(PAD)에 접속된다.
다음으로, 본 발명의 제2실시예의 출력 버퍼의 동작에 대해 설명하고자 한다.
제1 및 제2출력 데이타 제어 신호(D51 및 D52)가 모두 저 레벨 상태인 경우, p채널 MOSFET(M51)은 전도 상태가 되고, n채널 MOSFET(M52)는 비전도 상태가 되며, n채널 공핍 모드 MOSFET(M53)이 전도 상태가 되기 때문에, 본딩 패드(PAD)가 p채널 MOSFET(M51) 및 n채널 공핍 모드 MOSFET(M53)을 통해 전원 공급원(Vcc)에 접속되어, 출력 데이타가 고 레벨 상태가 된다.
반대로, 제1 및 제2출력 데이타 제어 신호(D51 및 D52)가 모두 고 레벨 상태인 경우, p채널 MOSFET(M51)은 비전도 상태가 되고, n채널 MOSFET(M52)는 전도 상태가 되며, n채널 공핍 모드 MOSFET(M53)이 전도 상태가 되기 때문에, 본딩 패드(PAD)가 n채널 MOSFET(M52) 및 n채널 공핍 모드 MOSFET(M53)을 통해 접지 단자(Vss)에 접속되어, 출력데이타가 저 레벨 상태가 된다.
상기 제2실시예에 따르면, 제1실시예에 의해 달성되는 것과 동일 효과가 MOSFET(M53)이 본딩 패드(PAD)와 MOSFET(M51,M52)의 공통 접합 노드 사이에 접속되는 구성에 의해 달성될 수 있다. 이 제2실시예는, 본딩 패드(PAD)가 채널 MOSFET(M51) 및 n채널 공핍 모드 MOSFET(M53)을 통해 전원 공급(Vcc)에 접속되기 때문에, 고 레벨 출력이 출력될때, 출력 레벨이 전원 공급 전압(Vcc)와 동일하게 될 수 있다는 이점을 갖는다.
상술한 바와 같이, 게이트가 제1출력 데이타 제어 신호를 수신하는 제1MOSFET와 게이트가 제2출력 데이타 제어 신호를 수신하는 제2MOSFET가 제1전원 공급원과 제2전원 공급원 사이에 직렬로 접속되고, 제1 및 제2MOSFET의 공통 접합 노드가 제3MOSFET를 통해 데이타 출력 단자에 접속되는 본 발명의 구성에 따르면, 제3MOSFET가 제2MOSFET를 통해 제2전원 공급원에 접속되기 때문에, 정전 잡음과 같은 고 전압 잡음이 데이타 출력단자에 인가될지라도 제2MOSFET의 임피던스에 의해 제3MOSFET내의 과전류의 흐름이 방지된다. 또한, 제2전원 공급원에 접속된 확산층이 데이타 출력 단자에 접속된 확산층으로부터 분리되어 있기 때문에, 고 전압 잡음이 데이타 출력 단자에 입력되어 확산층으로부터 기판에 정공이 주입될지라도 제2전원 공급원에 접속된 확산층의 전위에 상승 현상이 거의 일어나지 않기 때문에, 제2MOSFET의 정전기 파괴가 효과적으로 방지된다.
지금까지 양호한 실시예에 대해 상세하게 기술하였으나, 이는 본 발명을 제한하고자 하는 의도가 아니며 첨부된 특허청구 범위에 의해 한정된 본 발명의 원리 및 배경을 벗어나지 않고서 본 발명을 여러가지로 수정 및 변형시킬 수도 있다.

Claims (2)

  1. 반도체 집적 회로 장치의 출력 버퍼에 있어서, 고 전위를 갖는 제1전원 공급원, 저 전위를 갖는 제2전원 공급원, 게이트가 제1출력 데이타 제어 신호를 수신하고, 소오스와 드레인 중 하나가 상기 제1전원 공급원에 접속되며, 그 나머지가 공통 접합 노드에 접속되는 제1MOSFET, 게이트가 제2출력 데이타 제어 신호를 수신하고, 소오스와 드레인 중의 하나가 상기 제2전원 공급원에 접속되며, 그 나머지가 공통 접합 노드에 접속되는 제2MOSFET, 및 소오스와 드레인 중 하나가 상기 공통 접합 노드에 접속되고, 그 나머지가 반도체 집적 회로 장치의 외부 데이타 출력 단자에 접속되며, 언제나 전도 상태가 되도록 제어되는 제3MOSFET를 포함하고, 상기 제3MOSFET는 반도체 기판 상에 형성되고, 각각 소오스 영역 및 드레인 영역인 제1확산층들과, 상기 제2전원 공급원에 접속되고, 상기 제3MOSFET의 상기 제1확산층들의 전도형과 반대인 전도형을 가지는 제2확산층들을 가지며, 상기 제1MOSFET는 p채널형이고, 상기 제 2MOSFET는 n채널형이며, 상기 제3MOSFET는 n채널 공핍 모드이고, 상기 제1MOSFET는 상기 제1전원 공급원에 접속된 소오스 및 상기 공통 접합 노드에 접속된 드레인을 갖고 있으며, 상기 제2MOSFET는 상기 제2전원 공급원에 접속된 소오스 및 상기 공통 접합 노드에 접속된 드레인을 갖고 있고, 상기 제3MOSFET가 상기 공통 접합 노드에 접속된 드레인, 상기 제1전원 공급원에 접속된 게이트 및 반도체 접적 회로 장치의 상기 외부 데이타 출력 단자에 접속된 소오스를 갖고 있는 것을 특징으로 하는 반도체 집적 회로의 출력 버퍼.
  2. 반도체 집적 회로 장치의 출력 버퍼에 있어서, 고 전위와 저 전위를 각각 갖는 제1 및 제2전원 공급원, 게이트가 제1출력 데이타 제어 신호를 수신하고, 소오스와 드레인 중 하나가 상기 제1전원 공급원에 접속되며, 그 나머지가 공통 접합 노드에 접속되는 제1MOSFET, 게이트가 제2출력 데이타 제어 신호를 수신하고, 소오스와 드레인 중의 하나가 상기 제2전원 공급원에 접속되며, 그 나머지가 공통 접합 노드에 접속되는 제2MOSFET 및 소오스와 드레인 중 하나가 상기 공통 접합 노드에 접속되고, 그 나머지가 데이타 출력 단자에 접속되며, 언제나 전도 상태가 되도록 제어되는 제3MOSFET를 포함하고, 상기 제3MOSFET는 반도체 기판 상에 형성되고, 각각 소오스 영역 및 드레인 영역인 제1확산층들과, 상기 제2전원 공급원에 접속되고, 상기 제3MOSFET의 상기 제1확산층들의 전도형과 반대인 전도형을 가지는 제2확산층들을 가지는 것을 특징으로 하는 반도체 집적 회로의 출력버퍼.
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