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KR950012707A - 반도체 장치 - Google Patents

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KR950012707A
KR950012707A KR1019940023978A KR19940023978A KR950012707A KR 950012707 A KR950012707 A KR 950012707A KR 1019940023978 A KR1019940023978 A KR 1019940023978A KR 19940023978 A KR19940023978 A KR 19940023978A KR 950012707 A KR950012707 A KR 950012707A
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gate
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external terminal
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요시타카 기노시타
유키오 가와시마
히데아키 나카무라
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가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
스즈키 진이치로
히타치 쬬오 엘.에스.아이. 엔지니어링 가부시키가이샤
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Publication date
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Abstract

외부단자에 일방의 소스 혹은 드레인 접속된 출력 MOSFET의 게이트와 상기 외부단자 사이에 설치되고, 게이트가 고전압측 전원단자에 접속되어 상기 출력 MOSFET와 같거나 그것보다 긴 채널 길이를 갖도록 된 P채널형의 제1보호용 MOSFET 혹은 게이트가 저전압측 전원단자에 접속되어 상기 출력 MOSFET와 같거나 그것보다 긴 채널길이를 갖도록 된 N채널형의 제2보호용 MOSFET를 설치한다.
디바이스 대전에 의해 외부단자가 방전될때 상기 보호용의 MOSFET의 일방이 온 상태로 되고 동양으로 디바이스 대전에 의해 출력 MOSFET의 게이트축의 전하도 방전시킬 수 있기 때문에 ESD(Electro-staticDischarge) 파괴를 방지할 수 있다.

Description

반도체 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 데이타 출력버퍼의 일실시예를 표시하는 회로도,
제2도는 제1도의 데이타 출력버퍼의 일실시예를 표시하는 부분적인 평면배치도,
제3도는 제2도의 a-a'선에 있어서 일실시예를 표시하는 개략소자 구조단면도,
제4도는 본 발명에 따른 데이타 출력버퍼의 다른 일실시예를 로시하는 회로도,
제5도는 제4도의 출력 MOSFET(N1)와 바이폴라형 트랜지스터(BNI)의 일실시예를 표시하는 개략단면 구조도.

Claims (8)

  1. 외부단자에 소스 혹은 드레인이 접속된 출력 MOSFET와, 상기 출력 MOSFET의 게이트와 외부단자 사이에 접속된 P채널형의 제1보호용 MOSFET와 고전압측 전원전압을 받도록 하고 상기 제1보호용MOSFET의 게이트에 결합된 단자를 구비하고, 상기 제1보호용 MOSFET가 상기 출력 MOSFET와 같거나 그것보다 긴 채널 길이를 가지는 반도체 장치.
  2. 제1항에 있어서. 상기 출력 MOSFET의 게이트와 상기 외부단자 사이에 접속된 N채널형의 제2보호용 MOSFET와; 저전압측 전원전압을 받도록 하고 상기 제2보호용 MOSFET의 게이트에 결합된 단자를 더 구비하고. 상기 제2보호용 MOSFET가 상기 출력 MOSFET와 같거나 그것보다 긴 채널길이를 가지는 반도체장치.
  3. 제2항에 있어서, 상기 출력 MOSFET는 소스가 외부단자에 접속된 긴채널형의 제1출력 MOSFET와 드레인이 상기 외부단자에 접속된 N채널형의 제2출력 MOSFET를 구비하고 베이스가 상기 제1출력 MOSFET의 게이트에 접속되고 콜렉터가 상기 제1출력 MOSFET의 드레인에 접속되며 에미터가 상기 제1MOSFET의 소스에 접속되고 또 베이스는 상기 출력 MOSFET가 형성된 웰영역과 동시에 형성된 반도체 영역에 형성되고 에미터가 상기 출력 MOSFET의 소스, 드레인 확산층과 동시에 형성된 확산층에 형성되며 콜렉터가 기판인 바이폴라형 트랜지스터가 설치되며 게이트가 저 전압측 전원단자에 접속된 상기 N채널형의 제2보호용 MOSFET가 상기 제2출력 MOSFET의 게이트와 드레인 사이에 접속되는 반도체 장치.
  4. 제2항에 있어서, 상기 출력 MOSFET는 드레인이 외부단자에 저항소자를 통하여 접속된 P채널형의 제3출력 MOSFET와 드레인이 외부단자에 접속된 N채널형의 제2출력 MOSFET를 구비하고, 콜렉터가 상기 제3출력 MOSFET의 소스에 접속되고 에미터가 상기 외부단자에 접속되며 베이스가 상기 제2출력 MOSFET가 형성된 웰영역과 동시에 형성된 반도체 영역에 형성되고 에미터가 상기 제2출력 MOSFET의 소스, 드레인 확산층과 동시에 형성된 확산층에 형성되며 콜렉터가 기판인 바이폴라형 트랜지스터가 설치되고, 게이트가 저전압측 전원단자에 접속된 상기 N채널형의 제2보호용 MOSFET가 상기 제2출력 MOSFET의 게이트와 드레인 사이에 접속되는 반도체 장치.
  5. 게이트가 외부단자에 접속된 입력 MOSFET와 출력신호가 얻어지는 상기 입력 M0SFET의 소스 혹은 드레인과 상기 외부단자와의 사이에 접속된 P채널형의 제1보호용 MOSFET와, 고전압측 전원전압을 받도록 하고 상기 제1보호용 MOSFET의 게이트에 결합된 단자를 구비한 반도체 장치.
  6. 제5항에 있어서, 상기 입력 MOSFET의 게이트와 상기 외부단자 사이에 접속된 채널형의 제2보호용 MOSFET와 ; 저전압측 전원전압을 받도록 하고 상기 제2보호용 MOSFET의 게이트에 결합된 단자를 더 구비한 반도체 장치.
  7. 제2항에 있어서, 상기 출력 MOSFET의 소스 혹은 드레인이 형성친 제1확산층과 상기 제1 혹은 제2보호용 MOSFET의 소스 혹은 드레인이 형성된 제2확산층이 입접하지 않도록 배치된 반도체 장치.
  8. 제2항에 있어서, 상기 제1 및 제2보호용 MOSFET는 반도체 장치의 복수의 외부단자중, 패키지의 단부에 설치된 일부의 외부단자에 대용하는 상기 출력 MOSFET에 설치되는 반도체 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940023978A 1993-10-20 1994-09-23 반도체장치 KR100343509B1 (ko)

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