[go: up one dir, main page]

KR880009448A - 반도체 집적회로 장치 - Google Patents

반도체 집적회로 장치 Download PDF

Info

Publication number
KR880009448A
KR880009448A KR1019880000687A KR880000687A KR880009448A KR 880009448 A KR880009448 A KR 880009448A KR 1019880000687 A KR1019880000687 A KR 1019880000687A KR 880000687 A KR880000687 A KR 880000687A KR 880009448 A KR880009448 A KR 880009448A
Authority
KR
South Korea
Prior art keywords
region
integrated circuit
semiconductor integrated
power supply
semiconductor
Prior art date
Application number
KR1019880000687A
Other languages
English (en)
Other versions
KR920000635B1 (ko
Inventor
아키히로 스에다
히로유키 모테기
Original Assignee
아오이 죠이치
가부시키가이샤 도시바
다케다이 마사다카
도시바 마이콤 엔지니어링 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아오이 죠이치, 가부시키가이샤 도시바, 다케다이 마사다카, 도시바 마이콤 엔지니어링 가부시키가이샤 filed Critical 아오이 죠이치
Publication of KR880009448A publication Critical patent/KR880009448A/ko
Application granted granted Critical
Publication of KR920000635B1 publication Critical patent/KR920000635B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0191—Manufacturing their doped wells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

내용 없음.

Description

반도체 직접회로 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예의 구성을 도시해 놓은 회로도.
제2도 및 제3도는 본 발명의 제1실시예 회로의 동작을 설명하기 위한 단면도.

Claims (17)

  1. 제 1 도전형(N 또는 P) 반도체영역(21 또는 42)과 상기 반도체영역(21 또는 42)중에 형성되고 제1전원회로(VDD 또는 GND)에 직접 접속되는 제 2 도전형(P 또는 N) 소오스 영역(22 또는 43) 상기 소오스 영역(22 또는 43)에 인접해서 상기 반도체영역(21 또는 42)중에 형성되고 제 2 전원회로(GND 또는 VDD)에 직접 접속되는 제 2 도전형(P 또는 N) 드레인영역(23 또는 44) 및 상기 반도체영역(21 또는 42)과 상기 소오스영역(22 또는 43) 및 상기 드레인 영역(23 또는 44)으로 형성되는 바이폴러트랜지스터구조(26 또는 48)의 베이스부분을 상기 제 1 전원회로(VDD 또는 GND)에 접속시켜 주는 접속수단(25, 27 또는 46, 49)으로 구성된 것을 특징으로 하는 반도체집적회로장치.
  2. 제 1 항에 있어서, 상기 제 1 전원회로(VDD 또는 GND)에 접속되고 상기 소오스영역(22 또는 43) 및 상기 드레인영역(23 또는 44) 사이에 형성되는 것으로서 챈널영역위에 배치되는 게이트전극(24 또는 45)을 추가로 구비하여 구성된 것을 특징으로 하는 반도체집적회로장치.
  3. 제 1 항에 있어서, 상기 바이폴러트랜지스터구조(26 또는 48)는 반도체집적회로장치가 형성되는 반도체칩(200)의 옛지근처에 배치되는 것을 특징으로 하는 반도체집적회로장치.
  4. 제 1 항에 있어서, 상기 바이폴러트랜지스터구조(26 또는 48)는 반도체집적회로장치가 형성되는 반도체칩(200)의 구석에 배치되는 것을 특징으로 하는 반도체집적회로장치.
  5. 제1항에 있어서, 상기 바이폴러트랜지스터구조(48)가 상기 제1전원회로(GND)에 접속되는 패드(12)의 바로옆에 배치되는 것을 특징으로 하는 반도체집적회로장치.
  6. 제1항에 있어서, 상기 바이폴러트랜지스터구조(26)가 상기 제2전원회로(VDD)에 접속되는 패드(11)의 바로옆에 배치되는 것을 특징으로 하는 반도체집적회로장치.
  7. 제1항에 있어서, 상기 바이폴러트랜지스터구조(48)가 상기 제1전원회로(GND)에 접속되는 패드(12)의 바로밑에 배치되는 것을 특징으로 하는 반도체집적회로장치.
  8. 제1항에 있어서, 상기 바이폴러트랜지스터구조(26)가 상기 제2전원회로(VDD)에 접속되는 패드(11)의 바로밑에 배치되는 것을 특징으로 하는 반도체집적회로장치.
  9. 제 1 도전형(N) 반도체영역(21)과 상기 반도체영역(21)중에 형성되고 제1전원회로(VDD)에 직접 접속되는 제 2 도전형(P) 제1소오스 영역(22), 상기 제1소오스 영역(22)에 인접해서 상기 반도체영역(21)중에 형성되고 제2전원회로(GND)에 접속되는 제 2 도전형(P) 제1드레인 영역(23), 상기 반도체영역(21)과 상기 제1소오스영역(22) 및 상기 제1드레인영역(23)으로 형성되는 제1바이폴러트랜지스터구조(26)의 제1베이스부분을 상기 제1전원회로(VDD)에 접속시켜 주는 제1접속수단(25, 27), 상기 반도체기판(21)중에 형성되는 제 2 도전형(P) 웰영역(42), 상기 웰영역(42)중에 형성되고 제2전원회로(GND)에 접속되는 제 1 도전형(N) 제2소오스영역(43), 상기 제2소오스영역(43)에 인접해서 상기 웰영역(42)중에 형성되고 제1전원회로(VDD)에 접속되는 제 1 도전형(N) 제2드레인 영역(44) 및 상기 웰영역(42)과 상기 제2소오스영역(43) 및 상기 제2드레인 영역(44)으로 형성되는 제2바이폴러트랜지스터구조(48)의 제2베이스부분을 상기 제2전원회로(GND)에 접속시켜 주는 제2접속수단(46, 49)으로 구성된 것을 특징으로 하는 반도체집적회로장치.
  10. 제9항에 있어서, 상기 제1전원회로(VDD)에 접속되고 상기 제1소오스영역(22) 및 상기 제1드레인영역(23)사이에 형성되는 것으로서 챈널영역위에 배치되는 제1게이트전극(24)을 추가로 구비하여 구성된 것을 특징으로 하는 반도체집적회로장치.
  11. 제9항에 있어서, 상기 제2전원회로(GND)에 접속되고 상기 제2소오스영역(43) 및 상기 제2드레인영역(44)사이에 형성되는 것으로서 챈널영역위에 배치되는 제2게이트전극(45)을 추가로 구비하여 구성된 것을 특징으로 하는 반도체집적회로장치.
  12. 제9항에 있어서, 상기 제1바이폴러트랜지스터구조(26)는 반도체집적회로장치가 형성되는 사각형반도체칩(200)의 4변중 1변의 엣지부근에 배치되고, 상기 제2바이폴러트랜지스터구조(48)는 반도체집적회로장치가 형성되는 사각형 반도체칩(200)의 4변중 다른 1변의 엣지부근에 배치되는 것을 특징으로 하는 반도체집적회로장치.
  13. 제9항에 있어서, 상기 제1바이폴러트랜지스터구조(26)는 반도체집적회로장치가 형성되는 사각형반도체칩(200)의 4구석중 1구석에 배치되고, 상기 제2바이폴러트랜지스터구조(48)는 반도체집적회로장치가 형성되는 사각형반도체칩(200)의 4구석중 다른 1구석에 배치되는 것을 특징으로 하는 반도체집적회로장치.
  14. 제1전원전위(VDD)가 인가되는 제1접속점(N1)과, 제2전원전위(GND)가 인가되는 제2접속점(N2) 및 상기 제1접속점(N1)에 소오스전극 및 게이트전극이 접속되고 상기 제2접속점(N2)에 드레인전극이 접속되는 MOS트랜지스터 (13 또는 14)를 구비한 것을 특징으로 하는 반도체집적회로장치.
  15. 제14항에 있어서, 상기 제1전원전위(VDD)가 고전위, 상기 제2전원전위(GND)가 저전위이고, 상기 MOS트랜지스터가 P챈널 MOS트랜지스터(13)인 것을 특징으로 하는 반도체집적회로장치.
  16. 제14항에 있어서, 상기 제1전원전위(VDD)가 저전위, 상기 제2전원전위(GND)가 고전위이고, 상기 MOS트랜지스터가 N챈널 MOS트랜지스터(14)인 것을 특징으로 하는 반도체집적회로장치.
  17. 고전위의 전원전위(VDD)가 인가되는 제1접속점(N1)과, 저전위의 전원전위(GND)가 인가되는 제2접속점(N2), 상기 제1접속점(N1)에 소오스전극 및 게이트 전극이 접속되고 상기 제2접속점(N2)에 드레인전극이 접속되는 P챈널 MOS트랜지스터(13) 및, 상기 제1접속점(N1)에 드레인전극이 접속되고 상기 제2접속점(N2)에 소오스전극 및 게이트전극이 접속되는 N챈널 MOS트랜지스터(14)를 구비한 것을 특징으로 하는 반도체집적회로장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880000687A 1987-01-28 1988-01-28 반도체집적회로장치 KR920000635B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP62-17537 1987-01-28
JP1753787 1987-01-28

Publications (2)

Publication Number Publication Date
KR880009448A true KR880009448A (ko) 1988-09-15
KR920000635B1 KR920000635B1 (ko) 1992-01-17

Family

ID=11946666

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880000687A KR920000635B1 (ko) 1987-01-28 1988-01-28 반도체집적회로장치

Country Status (2)

Country Link
EP (1) EP0276850A3 (ko)
KR (1) KR920000635B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5055903A (en) * 1989-06-22 1991-10-08 Siemens Aktiengesellschaft Circuit for reducing the latch-up sensitivity of a cmos circuit
KR930005184A (ko) * 1991-08-21 1993-03-23 김광호 정전기 전압 방지용 반도체 장치
ATE146624T1 (de) * 1991-10-16 1997-01-15 Austria Mikrosysteme Int Schaltung zum spannungsschutz der speisespannung einer integrierten cmos-schaltung
JP2914408B2 (ja) * 1991-11-29 1999-06-28 富士電機株式会社 高耐圧集積回路
JPH07321306A (ja) * 1994-03-31 1995-12-08 Seiko Instr Inc 半導体装置およびその製造方法
JP2751898B2 (ja) * 1995-11-17 1998-05-18 日本電気株式会社 半導体装置
JPH1022462A (ja) 1996-06-28 1998-01-23 Sharp Corp 半導体装置及びその製造方法
CN110534512B (zh) * 2019-09-07 2023-02-07 电子科技大学 一种抗闩锁版图结构

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56118371A (en) * 1980-02-22 1981-09-17 Fujitsu Ltd Semiconductor integrated circuit device
JPS57139957A (en) * 1981-02-24 1982-08-30 Mitsubishi Electric Corp Protective diode of semiconductor integrated circuit device
JPS6010767A (ja) * 1983-06-30 1985-01-19 Fujitsu Ltd 半導体装置
JPS6139567A (ja) * 1984-07-31 1986-02-25 Nec Corp 半導体集積回路
JPS6143468A (ja) * 1984-08-07 1986-03-03 Mitsubishi Electric Corp 保護回路
JPS61102766A (ja) * 1984-10-26 1986-05-21 Mitsubishi Electric Corp 半導体集積回路
JPS61137359A (ja) * 1984-12-10 1986-06-25 Nec Corp 保護回路を備えた半導体装置

Also Published As

Publication number Publication date
EP0276850A2 (en) 1988-08-03
EP0276850A3 (en) 1990-06-27
KR920000635B1 (ko) 1992-01-17

Similar Documents

Publication Publication Date Title
KR870011696A (ko) 전원전압강하회로
KR850005160A (ko) 적층형 반도체 기억장치
KR860002153A (ko) 반도체 장치
KR880009447A (ko) 레치업 방지회로를 가진 c-mos 집적회로장치
KR930007096A (ko) 인체 효과를 감소시키기 위한 엔-채널 풀업 트랜지스터
KR920022505A (ko) 보호 소자를 갖고있는 반도체 집적회로
KR880001111A (ko) 반도체 집적회로
KR950012707A (ko) 반도체 장치
KR880004578A (ko) 래치업 방지회로를 가진 cmos 집적회로 장치
KR920005297A (ko) 반도체집적회로 장치
KR910008863A (ko) 반도체 집적회로
KR860007750A (ko) 반도체 장치
KR910005448A (ko) 반도체 집적회로
KR880009448A (ko) 반도체 집적회로 장치
KR900701045A (ko) 상보형 mos 회로기술을 이용한 래치업 방지회로를 가진 집적회로
KR900012440A (ko) 아날로그신호 입력회로
KR890007424A (ko) 반도체집적회로
KR980006220A (ko) 정전기 보호회로를 구비한 반도체장치
KR850001642A (ko) 증폭기 회로
KR880004589A (ko) 기판바이어스 전압발생기를 구비한 상보형 집적회로 배열
KR970072376A (ko) 절연기판상의 반도체 장치 및 그 보호 회로
KR880004579A (ko) 래치업 방지회로를 cmos 직접회로 장치
DE3485235D1 (de) Eingangssignalpegelwandler fuer eine mos-digitalschaltung.
KR870005462A (ko) 감지증폭회로
KR920007194A (ko) 표준 셀 방식의 반도체 집접회로

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19880128

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19880128

Comment text: Request for Examination of Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19910429

Patent event code: PE09021S01D

G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

Comment text: Decision on Publication of Application

Patent event code: PG16051S01I

Patent event date: 19911212

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19920406

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19920703

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19920703

End annual number: 3

Start annual number: 1

FPAY Annual fee payment

Payment date: 19950106

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 19950106

Start annual number: 4

End annual number: 4

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee