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KR860002153A - 반도체 장치 - Google Patents

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Abstract

내용 없음

Description

반도체 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예의 입력 보호 회로등의 전기적인 등가 회로도.
제2도는 제1도의 입력 보호회로의 레이아우트의 개략을 도시한 평면도.
제3도 A가 제2도의 절단선 Ⅲ-Ⅲ에 따른 단면도.
제3도 B는 내부회로의 구성을 도시한 단면도.

Claims (18)

  1. MISFET등과 상기 MISFET의 파괴를 방지하기 위한 입력 보호회로를 구비한 반도체 장치이며 다음으로 구성된다. 제1도전형의 반도체 기판과, 상기 반도체 기판 안에 형성된 제2도전형의 제1반도체영역, 상기 제1반도체 영역은 상기 입력 보호회로를 형성하는 저항의 적어도 일부이며, 입력단자에 접속된다.
    상기 반도체 기판 위에 형성된 제2도전형의 제반도체 영역, 상기 제2반도체 영역은, 상기 제1반도체 영역 및 상기 MISFET의 소오스 또는 드레인 영역보다 깊고또한 낮은 불순물 농도를 갖는다. 상기 제2반도체 영역은, 상기 제1반도체 영역을덮도록 형성된다. 그리고, 상기 반도체 기판위에 형성된 제2도전형의 제3반도체 영역, 상기 제3반도체 영역은, 상기 제2반도체 영역과 일정한 거리를 두고 대향하도록 형성된다.
  2. 특허청구의 범위 제1항에 따르는 반도체 장치에 있어서, 상기 제2반도체 영역은 웰 영역과 동일한 공정에서 형성된 영역이다. 상기 웰 영역안에는 MISFET가 형성된다.
  3. 특허청구의 범위 제1항에 따르는 반도체 장치에 있어서, 상기 제3반도체 영역은 웰 영역과 동일한 공정에서 형성된 영역을 포함한다. 상기 웰 영역 안에는 MISFET가 형성된다.
  4. 특허청구의 범위 제1항에 따르는 반도체 장치에 있어서, 상기 제3반도체 영역은 상기 MISFET의 소오스 또는 드레인 영역가 동일한 공정에서 형성된 영역이다.
  5. 특허청구의 범위 제1항에 따르는 반도체 장치이고, 또한 상기 반도체 기판안에 형서된 제4반도체 영역으로 구성된다. 상기 제4반도체 영역은 상기 제3바도체 영역에 결합된다. 상기 제4반도체 영역은 상기 반도체 기판의 바깥 둘레를 둘러 쌓도록 그의 표면에 형성된 가아드 링이다.
  6. 특허청구번위 제5항에 따르는 반도체 장치에 있어서, 상기 제4반도체 영역은 제2도전형이며 상기 제3반도체 영역과 일체로 형성된다.
  7. 특허청구의 범위 제5항에 따르는 반도체 장치에 있어서, 상기 제4반도체 영역은 상기 제3반도체 영역과 독립해서 형성된다. 상기 제3 및 제4반도체 영역은 배선에 의해서 접속된다.
  8. 특허청구의 범위 제5항에 따르는 반도체 장치에 있어서, 상기 제4반도체 영역은 고정전위에 접속된다.
  9. 특허청구범위 제1항에 따르는 반도체 장치에 있어서, 상기 입력단자는 본딩 패드이며, 상기 제2와 제3의 반도체 영역의 사이의 상기 반도체 기판위에 적어도 연장되어 있다.
  10. 특허청구의 범위 제1항에 따르는 반도체 장치이고, 또한 두꺼운 절연막 및 제1도전형의 채널 스톱퍼 영역으로 구성된다. 상기 두꺼운 절연막은 상기 제2 및 제3반도체 영역의 사이의 상기 반도체 기판의 표면에 형성된다. 상기 채널 스톱퍼 영역은 상기 두꺼운 절연막의 아래에 형성된다. 상기 채널 스톱퍼영역은 상기 반도체 기판보다 높은 불순물 농도를 갖는다.
  11. 특허청구의 범위 제1항에 따르는 반도체 장치이고, 또한 두꺼운 절연막 및 제1도전형의 채널 스톱퍼 영역으로 구성된다. 상기 두꺼운 절연막은 상기 제2 및 제3의 반도체 영역의 사이 및 상기 MISFET 들의 사이의 상기 반도체 기판의 표면에 형성된다. 상기 채널 스톱퍼 영역은 상기 제2 및 제3반도체 영역의 사이의 상기 두꺼운 절연막을 제외한 상기 두꺼운 절연막의 아래에 형성된다. 상기 채널 스톱퍼 영역은 상기 반도체 기판보다 높은 불순물 농도를 갖는다.
  12. 특허청구의 범위 제1항에 따르는 반도체 장치에 있어서 상기 입력 보호 회로는 상기 저항과 다이오드 형태로 접속된 MISFET로 구성된다. 상기 저항은 상기 제1반도체 영역 및 제5반도체 영역으로 이루어진다. 상기 제1 및 제5반도체 영역은 상기 다이오드 형태의 MISFET들의 소오스 및 드레인 영역과 동일 공정에서 형성되고 또한 그의 한쪽과 일체로 형성된다.
  13. 특허청구의 범위 제1항에 따르는 반도체 장치에 있어서, 상기 MISFET들의 소오스 및 드레인 영역은 제2도전형이고, 높은 불순물 농도를 갖는 영역과 낮은 불순물 농도를 갖는 영역으로 구성된다. 상기 제1반도체 영역은 상기 높은 불순물 농도 영역과 동일한 공정에서 형성된다.
  14. 특허청구의 범위 제13항에 따르는 반도체 장치에 있어서, 상기 입력 보호회로는, 상기 저항과, 다이오드 형태로 접속된 MISFET로 구성된다. 상기 다이오드 형태의 MISFET의 소오스 및 드레인 영역은, 상기 높은 불순물농도 영역과 동일한 공정에서 형성된다.
  15. 특허청구의 범위 제13항에 따르는 반도체 장치에 있어서, 상기 MISFET들은 2중 드레인 구조를 갖는다.
  16. 특허청구의 범위 제13항에 따르는 반도체 장치에 있어서, 상기 MISFET들은 LDD구조를 갖는다.
  17. 특허청구의 범위 제1항에 따르는 반도체 장치에 있어서, 상기 반도체 기판과, 상기 제2 및 제3반도체 영역으로 된 반도체 소자는, 상기 입려보호회로를 구성하는 소자가 브레이크다운이 된 결과, 상기 반도체 기판내에 발생한 전류에 의해서 "ON"된다.
  18. 특허청구의 범위 제17항에 따르는 반도체 장치에 있어서, 상기 입력 보호회로는, 상기 저항과, 다이오드 형태로 접속된 MISFET로 구성된다. 상기의 브레이크 다운은 상기 다이오드 형태의 MISFET의 써페이스 브레이크 다운 또는 상기 저항의 브레이크 다운이다.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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