JPH08316426A - Ｍｏｓ型半導体装置およびその製造方法 - Google Patents
Ｍｏｓ型半導体装置およびその製造方法Info
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- JPH08316426A JPH08316426A JP7141079A JP14107995A JPH08316426A JP H08316426 A JPH08316426 A JP H08316426A JP 7141079 A JP7141079 A JP 7141079A JP 14107995 A JP14107995 A JP 14107995A JP H08316426 A JPH08316426 A JP H08316426A
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 追加工程を必要とすることなく、寄生ＭＯＳ
トランジスタの発生を阻止し、異常電流に起因した誤動
作を防止できるＭＯＳ型半導体装置およびその製造方法
を提供する。 【構成】 入力保護回路の一部となるＮ型不純物領域１
２と内部回路の一部となるＮ型不純物領域１３との間の
Ｐ型半導体基板１１内には半導体基板と同一導電型（Ｐ
型）の高濃度不純物領域２１が形成されている。プレー
ト電極１４ｂはこの高濃度不純物領域２１の上部位置に
おいて、プレート電極１４ｂ1 とプレート電極１４ｂ2
の２つ部分に分断されている。高濃度不純物領域２１の
存在により、プレート電極をゲート、Ｎ型不純物領域１
２およびＮ型不純物領域１３をそれぞれソース，ドレイ
ンとする寄生ＭＯＳトランジスタが直線的に形成される
ことが回避される。
トランジスタの発生を阻止し、異常電流に起因した誤動
作を防止できるＭＯＳ型半導体装置およびその製造方法
を提供する。 【構成】 入力保護回路の一部となるＮ型不純物領域１
２と内部回路の一部となるＮ型不純物領域１３との間の
Ｐ型半導体基板１１内には半導体基板と同一導電型（Ｐ
型）の高濃度不純物領域２１が形成されている。プレー
ト電極１４ｂはこの高濃度不純物領域２１の上部位置に
おいて、プレート電極１４ｂ1 とプレート電極１４ｂ2
の２つ部分に分断されている。高濃度不純物領域２１の
存在により、プレート電極をゲート、Ｎ型不純物領域１
２およびＮ型不純物領域１３をそれぞれソース，ドレイ
ンとする寄生ＭＯＳトランジスタが直線的に形成される
ことが回避される。
Description
【０００１】
【産業上の利用分野】本発明は、内部回路の前段に入力
保護回路を有するＭＯＳ（Metal Oxide Semiconductor)
型半導体装置に係り、特に内部回路と入力保護回路との
間に、固定電位に接続されたプレート電極により半導体
基板の表面の反転を防止するフィールドシールド分離領
域を有するＭＯＳ型半導体装置に関する。
保護回路を有するＭＯＳ（Metal Oxide Semiconductor)
型半導体装置に係り、特に内部回路と入力保護回路との
間に、固定電位に接続されたプレート電極により半導体
基板の表面の反転を防止するフィールドシールド分離領
域を有するＭＯＳ型半導体装置に関する。
【０００２】
【従来の技術】図４は、従来のＭＯＳ型半導体装置の入
力保護回路の回路構成を表すものである。この入力保護
回路３００は、入力端子１００と内部回路２００との間
に直列に接続された抵抗（Ｒ）３００Ａと、ドレインが
抵抗３００Ａの一端に接続されると共にソースおよびゲ
ートがそれぞれグランド電位（ＶSS）に接続されたＭＯ
Ｓトランジスタ３００Ｂとにより構成されている。
力保護回路の回路構成を表すものである。この入力保護
回路３００は、入力端子１００と内部回路２００との間
に直列に接続された抵抗（Ｒ）３００Ａと、ドレインが
抵抗３００Ａの一端に接続されると共にソースおよびゲ
ートがそれぞれグランド電位（ＶSS）に接続されたＭＯ
Ｓトランジスタ３００Ｂとにより構成されている。
【０００３】図５は、この入力保護回路３００の、抵抗
３００Ａと、抵抗３００ＡとＭＯＳトランジスタ３００
Ｂのドレインとの接続部Ｃと、内部回路２００の一部を
含む断面素子構造を表すものである。
３００Ａと、抵抗３００ＡとＭＯＳトランジスタ３００
Ｂのドレインとの接続部Ｃと、内部回路２００の一部を
含む断面素子構造を表すものである。
【０００４】すなわち、Ｐ型半導体基板（例えばシリコ
ン基板）１の表面には図４に示したＭＯＳトランジスタ
３００ＢのドレインとなるＮ型不純物領域２、および内
部回路２００の一部を構成するＮ型不純物領域３がそれ
ぞれ形成されている。Ｐ型半導体基板１の上には絶縁膜
（例えばシリコン酸化膜）１ａを介して多結晶シリコン
膜からなるプレート電極４ａ，４ｂ，４ｃがそれぞれ設
けられている。これらプレート電極４ａ〜４ｃは、通
常、それぞれグランド電位（ＶSS）など低い電位に接続
されており、入力保護回路３００と内部回路２００との
間のフィールドシールド分離領域を形成している。すな
わち、プレート電極４ａ〜４ｃ各々の直下のＰ型半導体
基板１の表面が反転することを防止し、Ｎ型不純物領域
２とＮ型不純物領域３とを電気的に分離している。
ン基板）１の表面には図４に示したＭＯＳトランジスタ
３００ＢのドレインとなるＮ型不純物領域２、および内
部回路２００の一部を構成するＮ型不純物領域３がそれ
ぞれ形成されている。Ｐ型半導体基板１の上には絶縁膜
（例えばシリコン酸化膜）１ａを介して多結晶シリコン
膜からなるプレート電極４ａ，４ｂ，４ｃがそれぞれ設
けられている。これらプレート電極４ａ〜４ｃは、通
常、それぞれグランド電位（ＶSS）など低い電位に接続
されており、入力保護回路３００と内部回路２００との
間のフィールドシールド分離領域を形成している。すな
わち、プレート電極４ａ〜４ｃ各々の直下のＰ型半導体
基板１の表面が反転することを防止し、Ｎ型不純物領域
２とＮ型不純物領域３とを電気的に分離している。
【０００５】プレート電極４ａ〜４ｃ上には、例えばＣ
ＶＤ（Cemical Vapor Deposition ,化学的気相成長法)
法により形成されたシリコン酸化膜などからなる層間絶
縁膜５を介して、プレート電極４ａの真上の位置に抵抗
３００Ａとなる多結晶シリコン層６が形成されている。
多結晶シリコン層６には層間絶縁膜５に設けられたコン
タクトホール７ａ，８ａを介してアルミニウム（Ａｌ）
からなる電極配線層７，８がそれぞれ電気的に接続され
ている。電極配線層８は、また、層間絶縁膜５に設けら
れたコンタクトホール８ｂを介してＮ型不純物領域２に
電気的に接続されている。一方、内部回路２００側のＮ
型不純物領域３には層間絶縁膜５に設けられたコンタク
トホール９ａを介して同じくアルミニウムからなる電極
配線層９が電気的に接続されている。
ＶＤ（Cemical Vapor Deposition ,化学的気相成長法)
法により形成されたシリコン酸化膜などからなる層間絶
縁膜５を介して、プレート電極４ａの真上の位置に抵抗
３００Ａとなる多結晶シリコン層６が形成されている。
多結晶シリコン層６には層間絶縁膜５に設けられたコン
タクトホール７ａ，８ａを介してアルミニウム（Ａｌ）
からなる電極配線層７，８がそれぞれ電気的に接続され
ている。電極配線層８は、また、層間絶縁膜５に設けら
れたコンタクトホール８ｂを介してＮ型不純物領域２に
電気的に接続されている。一方、内部回路２００側のＮ
型不純物領域３には層間絶縁膜５に設けられたコンタク
トホール９ａを介して同じくアルミニウムからなる電極
配線層９が電気的に接続されている。
【０００６】
【発明が解決しようとする課題】このような構成の従来
の入力保護回路３００においては、例えば電源電圧５Ｖ
などのシステムで使用された場合、入力電圧は通常０〜
５Ｖであるので、特に問題は発生しないが、例えば図６
に示したような異常電流、すなわち入力波形（ＶIN）が
グランド電位（ＶSS＝０）よりも低くなる大きなアンダ
ーシュートが発生するシステムにおいては、次のような
問題があった。
の入力保護回路３００においては、例えば電源電圧５Ｖ
などのシステムで使用された場合、入力電圧は通常０〜
５Ｖであるので、特に問題は発生しないが、例えば図６
に示したような異常電流、すなわち入力波形（ＶIN）が
グランド電位（ＶSS＝０）よりも低くなる大きなアンダ
ーシュートが発生するシステムにおいては、次のような
問題があった。
【０００７】図７は図４に示した入力端子１００に印加
された入力電圧と入力電流との関係を表すものである。
この図からも明らかなように、入力電圧（ＶIN）がグラ
ンド電位（ＶSS＝０）よりも低くなると、負の入力電流
が大きくなっている。これは、図５において、Ｎ型不純
物領域２，３をそれぞれソース，ドレインとし、プレー
ト電極４ｂをゲートとする寄生ＭＯＳトランジスタ１０
が形成され、この寄生ＭＯＳトランジスタ１０のスレッ
シュホールド電圧ＶTH（通常は２〜１０Ｖ）を越えた入
力電圧が印加されたため、寄生ＭＯＳトランジスタ１０
がターンオンし、Ｎ型不純物領域２とＮ型不純物領域３
との間に電流が流れるためである。この電流により内部
回路２００の一部を構成するＮ型不純物領域３が負の印
加電圧に引かれて負側へ変動し、これが誤動作の原因と
なっていた。
された入力電圧と入力電流との関係を表すものである。
この図からも明らかなように、入力電圧（ＶIN）がグラ
ンド電位（ＶSS＝０）よりも低くなると、負の入力電流
が大きくなっている。これは、図５において、Ｎ型不純
物領域２，３をそれぞれソース，ドレインとし、プレー
ト電極４ｂをゲートとする寄生ＭＯＳトランジスタ１０
が形成され、この寄生ＭＯＳトランジスタ１０のスレッ
シュホールド電圧ＶTH（通常は２〜１０Ｖ）を越えた入
力電圧が印加されたため、寄生ＭＯＳトランジスタ１０
がターンオンし、Ｎ型不純物領域２とＮ型不純物領域３
との間に電流が流れるためである。この電流により内部
回路２００の一部を構成するＮ型不純物領域３が負の印
加電圧に引かれて負側へ変動し、これが誤動作の原因と
なっていた。
【０００８】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、追加工程を必要とすることなく、寄
生ＭＯＳトランジスタの発生を阻止し、異常電流に起因
した誤動作を防止できるＭＯＳ型半導体装置およびその
製造方法を提供することにある。
ので、その目的は、追加工程を必要とすることなく、寄
生ＭＯＳトランジスタの発生を阻止し、異常電流に起因
した誤動作を防止できるＭＯＳ型半導体装置およびその
製造方法を提供することにある。
【０００９】
【課題を解決するための手段】請求項１記載の発明は、
内部回路の前段に入力保護回路を有するＭＯＳ型半導体
装置であって、前記入力保護回路の一部として前記半導
体基板の表面に形成された前記半導体基板と逆導電型の
第１の不純物領域と、前記内部回路の一部として前記半
導体基板の表面に形成された前記半導体基板と逆導電型
の第２の不純物領域と、少なくとも前記第１の不純物領
域と第２の不純物領域との間の前記半導体基板上に絶縁
膜を介して形成されると共に固定電位に接続され、前記
半導体基板の表面の反転を防止するプレート電極と、前
記第１の不純物領域と第２の不純物領域との間の前記半
導体基板内に形成された前記半導体基板と同一導電型の
高濃度不純物領域とを備えている。
内部回路の前段に入力保護回路を有するＭＯＳ型半導体
装置であって、前記入力保護回路の一部として前記半導
体基板の表面に形成された前記半導体基板と逆導電型の
第１の不純物領域と、前記内部回路の一部として前記半
導体基板の表面に形成された前記半導体基板と逆導電型
の第２の不純物領域と、少なくとも前記第１の不純物領
域と第２の不純物領域との間の前記半導体基板上に絶縁
膜を介して形成されると共に固定電位に接続され、前記
半導体基板の表面の反転を防止するプレート電極と、前
記第１の不純物領域と第２の不純物領域との間の前記半
導体基板内に形成された前記半導体基板と同一導電型の
高濃度不純物領域とを備えている。
【００１０】このＭＯＳ型半導体装置では、入力保護回
路の一部としての第１の不純物領域と内部回路の一部と
しての第２の不純物領域との間の半導体基板内に、半導
体基板と同一導電型の高濃度不純物領域が形成されてい
るため、プレート電極をゲート、第１の不純物領域およ
び第２の不純物領域をそれぞれソース，ドレインとする
寄生ＭＯＳトランジスタが直線的に形成されることが回
避される。
路の一部としての第１の不純物領域と内部回路の一部と
しての第２の不純物領域との間の半導体基板内に、半導
体基板と同一導電型の高濃度不純物領域が形成されてい
るため、プレート電極をゲート、第１の不純物領域およ
び第２の不純物領域をそれぞれソース，ドレインとする
寄生ＭＯＳトランジスタが直線的に形成されることが回
避される。
【００１１】請求項２記載の発明は、請求項１記載のＭ
ＯＳ型半導体装置において、前記プレート電極が前記高
濃度不純物領域上において分断されるように構成したも
のである。
ＯＳ型半導体装置において、前記プレート電極が前記高
濃度不純物領域上において分断されるように構成したも
のである。
【００１２】請求項３記載の発明は、請求項１または２
記載のＭＯＳ型半導体装置において、高濃度不純物領域
が、平面的に見て第１の不純物領域を囲むように形成し
たものであり、より確実に寄生ＭＯＳトランジスタの形
成を回避できる。
記載のＭＯＳ型半導体装置において、高濃度不純物領域
が、平面的に見て第１の不純物領域を囲むように形成し
たものであり、より確実に寄生ＭＯＳトランジスタの形
成を回避できる。
【００１３】請求項４記載の発明は、請求項１ないし３
のいずれか１つに記載のＭＯＳ型半導体装置の製造方法
であって、前記第１の不純物領域と第２の不純物領域と
の間の高濃度不純物領域を、内部回路の製造工程の１つ
と同一工程で形成するものである。
のいずれか１つに記載のＭＯＳ型半導体装置の製造方法
であって、前記第１の不純物領域と第２の不純物領域と
の間の高濃度不純物領域を、内部回路の製造工程の１つ
と同一工程で形成するものである。
【００１４】
【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１５】図２は本発明の一実施例に係るＭＯＳ型半
導体装置の平面構成を表すもので、図１は図２のＡ−
Ａ′断面を示すものである。なお、図１の構造は、図４
に示した入力保護回路３００の抵抗３００Ａと、抵抗３
００ＡとＭＯＳトランジスタ３００Ｂのドレインとの接
続部Ｃと、内部回路２００の一部を含む断面素子構造を
表すことは図５と同様である。
導体装置の平面構成を表すもので、図１は図２のＡ−
Ａ′断面を示すものである。なお、図１の構造は、図４
に示した入力保護回路３００の抵抗３００Ａと、抵抗３
００ＡとＭＯＳトランジスタ３００Ｂのドレインとの接
続部Ｃと、内部回路２００の一部を含む断面素子構造を
表すことは図５と同様である。
【００１６】図１および図２において、Ｐ型半導体基板
（例えばシリコン基板）１１の表面には図４に示したＭ
ＯＳトランジスタ３００Ｂのドレインとなる、第１の不
純物領域としてのＮ型不純物領域１２，１２１および内
部回路２００の一部を構成する、第２の不純物領域とし
てのＮ型不純物領域１３，１３１がそれぞれ形成されて
いる。Ｐ型半導体基板１１の上には絶縁膜（例えばシリ
コン酸化膜）１１ａを介して多結晶シリコン膜からなる
プレート電極１４ａ，１４ｂ，１４ｃがそれぞれ設けら
れている。これらプレート電極１４ａ〜１４ｃは、それ
ぞれグランド電位（ＶSS）など低い電位に接続されてお
り、プレート電極１４ａ〜１４ｃ各々の直下のＰ型半導
体基板１１の表面が反転することを防止し、Ｎ型不純物
領域１２とＮ型不純物領域１３とを電気的に分離してい
る。
（例えばシリコン基板）１１の表面には図４に示したＭ
ＯＳトランジスタ３００Ｂのドレインとなる、第１の不
純物領域としてのＮ型不純物領域１２，１２１および内
部回路２００の一部を構成する、第２の不純物領域とし
てのＮ型不純物領域１３，１３１がそれぞれ形成されて
いる。Ｐ型半導体基板１１の上には絶縁膜（例えばシリ
コン酸化膜）１１ａを介して多結晶シリコン膜からなる
プレート電極１４ａ，１４ｂ，１４ｃがそれぞれ設けら
れている。これらプレート電極１４ａ〜１４ｃは、それ
ぞれグランド電位（ＶSS）など低い電位に接続されてお
り、プレート電極１４ａ〜１４ｃ各々の直下のＰ型半導
体基板１１の表面が反転することを防止し、Ｎ型不純物
領域１２とＮ型不純物領域１３とを電気的に分離してい
る。
【００１７】プレート電極１４ａ〜１４ｃ上には、例え
ばＣＶＤ法により形成されたシリコン酸化膜などからな
る層間絶縁膜１５を介して、プレート電極１４ａの真上
の位置に図４に示した抵抗３００Ａとなる多結晶シリコ
ン層１６が形成されている。多結晶シリコン層１６には
層間絶縁膜１５に設けられたコンタクトホール１７ａ，
１８ａを介してアルミニウム（Ａｌ）からなる電極配線
層１７，１８が電気的に接続されている。電極配線層１
８は、また、層間絶縁膜１５に設けられたコンタクトホ
ール１８ｂを介してＮ型不純物領域１２に電気的に接続
されている。Ｎ型不純物領域１２１にはコンタクトホー
ル１８１ａを介して電極配線層１８１が接続されてい
る。一方、内部回路２００側のＮ型不純物領域１３には
層間絶縁膜１５に設けられたコンタクトホール１９ａを
介して同じくアルミニウムからなる電極配線層１９が電
気的に接続されている。Ｎ型不純物領域１３１にはコン
タクトホール１９１ａを介して電極配線層１９１が電気
的に接続されている。
ばＣＶＤ法により形成されたシリコン酸化膜などからな
る層間絶縁膜１５を介して、プレート電極１４ａの真上
の位置に図４に示した抵抗３００Ａとなる多結晶シリコ
ン層１６が形成されている。多結晶シリコン層１６には
層間絶縁膜１５に設けられたコンタクトホール１７ａ，
１８ａを介してアルミニウム（Ａｌ）からなる電極配線
層１７，１８が電気的に接続されている。電極配線層１
８は、また、層間絶縁膜１５に設けられたコンタクトホ
ール１８ｂを介してＮ型不純物領域１２に電気的に接続
されている。Ｎ型不純物領域１２１にはコンタクトホー
ル１８１ａを介して電極配線層１８１が接続されてい
る。一方、内部回路２００側のＮ型不純物領域１３には
層間絶縁膜１５に設けられたコンタクトホール１９ａを
介して同じくアルミニウムからなる電極配線層１９が電
気的に接続されている。Ｎ型不純物領域１３１にはコン
タクトホール１９１ａを介して電極配線層１９１が電気
的に接続されている。
【００１８】以上は従来構造と実質的に同じであるが、
本実施例のＭＯＳ型半導体装置は、以下の点において従
来構造と異なる。すなわち、Ｎ型不純物領域１２，１２
１とＮ型不純物領域１３，１３１との間のＰ型半導体基
板１１内には半導体基板と同一導電型（Ｐ型）の高濃度
不純物領域２１が形成されている。また、プレート電極
１４ｂはこの高濃度不純物領域２１の上部位置におい
て、プレート電極１４ｂ1 とプレート電極１４ｂ2 の２
つ部分に分断されている。
本実施例のＭＯＳ型半導体装置は、以下の点において従
来構造と異なる。すなわち、Ｎ型不純物領域１２，１２
１とＮ型不純物領域１３，１３１との間のＰ型半導体基
板１１内には半導体基板と同一導電型（Ｐ型）の高濃度
不純物領域２１が形成されている。また、プレート電極
１４ｂはこの高濃度不純物領域２１の上部位置におい
て、プレート電極１４ｂ1 とプレート電極１４ｂ2 の２
つ部分に分断されている。
【００１９】高濃度不純物領域２１には、プレート電極
１４ｂ1 とプレート電極１４ｂ2 との間において層間絶
縁膜１５に設けられたコンタクトホール２２ａを介して
例えばアルミニウムからなる電極配線層２２が電気的に
接続されている。電極配線層２２はＰ型半導体基板１１
と同じ電位に接続されている。なお、電極配線層２２に
て配線しなくても、Ｐ型の高濃度不純物領域２１は自動
的にＰ型半導体基板１１と同電位になるため、この電極
配線層２２は必ずしも形成する必要はない。
１４ｂ1 とプレート電極１４ｂ2 との間において層間絶
縁膜１５に設けられたコンタクトホール２２ａを介して
例えばアルミニウムからなる電極配線層２２が電気的に
接続されている。電極配線層２２はＰ型半導体基板１１
と同じ電位に接続されている。なお、電極配線層２２に
て配線しなくても、Ｐ型の高濃度不純物領域２１は自動
的にＰ型半導体基板１１と同電位になるため、この電極
配線層２２は必ずしも形成する必要はない。
【００２０】このように本実施例のＭＯＳ型半導体装置
においては、入力保護回路３００の一部となる第１の不
純物領域としてのＮ型不純物領域１２，１２１と、内部
回路２００を構成する第２の不純物領域としてのＮ型不
純物領域１３，１３１との間に、Ｐ型半導体基板１１と
同一導電型の高濃度不純物領域２１が形成されているた
め、プレート電極をゲート、Ｎ型不純物領域１２，１２
１およびＮ型不純物領域１３，１３１をそれぞれソー
ス，ドレインとする寄生ＭＯＳトランジスタが直線的に
形成されることが回避される。従って、前述（図６）の
ような、入力波形（ＶIN）がグランド電位（ＶSS＝０）
以下になる異常信号（負のアンダーシュート）が発生し
た場合でも、寄生ＭＯＳトランジスタによる入力電流が
大幅に逓減され、誤動作の発生を防止できる。
においては、入力保護回路３００の一部となる第１の不
純物領域としてのＮ型不純物領域１２，１２１と、内部
回路２００を構成する第２の不純物領域としてのＮ型不
純物領域１３，１３１との間に、Ｐ型半導体基板１１と
同一導電型の高濃度不純物領域２１が形成されているた
め、プレート電極をゲート、Ｎ型不純物領域１２，１２
１およびＮ型不純物領域１３，１３１をそれぞれソー
ス，ドレインとする寄生ＭＯＳトランジスタが直線的に
形成されることが回避される。従って、前述（図６）の
ような、入力波形（ＶIN）がグランド電位（ＶSS＝０）
以下になる異常信号（負のアンダーシュート）が発生し
た場合でも、寄生ＭＯＳトランジスタによる入力電流が
大幅に逓減され、誤動作の発生を防止できる。
【００２１】また、本実施例の高濃度不純物領域２１
は、内部回路２００のＰチャネルＭＯＳトランジスタの
ソース，ドレイン、あるいは基板の電極用として形成さ
れる高濃度のＰ型不純物領域を選択的に形成する工程に
おいて、同時に形成することができる。従って、従来の
工程に新たに特別の工程を付加することなく、上記構造
を実現できるので、製造も容易である。
は、内部回路２００のＰチャネルＭＯＳトランジスタの
ソース，ドレイン、あるいは基板の電極用として形成さ
れる高濃度のＰ型不純物領域を選択的に形成する工程に
おいて、同時に形成することができる。従って、従来の
工程に新たに特別の工程を付加することなく、上記構造
を実現できるので、製造も容易である。
【００２２】図３は本発明の他の実施例の構成を表すも
のである。本実施例においては、上記実施例における高
濃度不純物領域２１が平面的に見て、入力保護回路３０
０の一部となるＮ型不純物領域１２，１２１を完全に囲
むように形成したものである。その他の構成は上記実施
例と同様であるので、その説明は省略する。
のである。本実施例においては、上記実施例における高
濃度不純物領域２１が平面的に見て、入力保護回路３０
０の一部となるＮ型不純物領域１２，１２１を完全に囲
むように形成したものである。その他の構成は上記実施
例と同様であるので、その説明は省略する。
【００２３】本実施例によれば、高濃度不純物領域２１
がＮ型不純物領域１２，１２１を全て囲んでいることか
ら、プレート電極をゲート、Ｎ型不純物領域１２，１２
１およびＮ型不純物領域１３，１３１をそれぞれソー
ス，ドレインとする寄生ＭＯＳトランジスタが形成され
ることがなくなり、より確実に誤動作を防止できる。な
お、図３においては高濃度不純物領域２１がＮ型不純物
領域１２，１２１を完全に囲むようにしたが、実質的に
寄生ＭＯＳトランジスタの発生を回避できる程度であれ
ば、必ずしも完全に囲まなくてもよい。
がＮ型不純物領域１２，１２１を全て囲んでいることか
ら、プレート電極をゲート、Ｎ型不純物領域１２，１２
１およびＮ型不純物領域１３，１３１をそれぞれソー
ス，ドレインとする寄生ＭＯＳトランジスタが形成され
ることがなくなり、より確実に誤動作を防止できる。な
お、図３においては高濃度不純物領域２１がＮ型不純物
領域１２，１２１を完全に囲むようにしたが、実質的に
寄生ＭＯＳトランジスタの発生を回避できる程度であれ
ば、必ずしも完全に囲まなくてもよい。
【００２４】なお、上記実施例においては入力保護回路
３００がＮ型不純物領域の場合で、異常電流として負の
アンダーシュートが発生する場合について説明したが、
本発明はこれに限定するものではなく、入力保護回路３
００がＰ型不純物領域の場合で、正のオーバーシュート
が発生する場合についても、各半導体領域の導電型を逆
にすることで同様に適用できるものである。
３００がＮ型不純物領域の場合で、異常電流として負の
アンダーシュートが発生する場合について説明したが、
本発明はこれに限定するものではなく、入力保護回路３
００がＰ型不純物領域の場合で、正のオーバーシュート
が発生する場合についても、各半導体領域の導電型を逆
にすることで同様に適用できるものである。
【００２５】
【発明の効果】以上説明したように請求項１ないし３の
いずれかに記載のＭＯＳ型半導体装置によれば、入力保
護回路の一部となる第１の不純物領域と内部回路を構成
する第２の不純物領域との間の半導体基板内に、半導体
基板と同一導電型の高濃度不純物領域を形成するように
したので、プレート電極をゲート、第１の不純物領域お
よび第２の不純物領域をそれぞれソース，ドレインとす
る寄生ＭＯＳトランジスタが少なくとも直線的に形成さ
れることを回避できる。従って、寄生ＭＯＳトランジス
タによる入力電流を大幅に逓減でき誤動作の発生を防止
できるので、半導体使用者にとってよりシステム設計余
裕度の高いＭＯＳ型半導体装置を提供できる。
いずれかに記載のＭＯＳ型半導体装置によれば、入力保
護回路の一部となる第１の不純物領域と内部回路を構成
する第２の不純物領域との間の半導体基板内に、半導体
基板と同一導電型の高濃度不純物領域を形成するように
したので、プレート電極をゲート、第１の不純物領域お
よび第２の不純物領域をそれぞれソース，ドレインとす
る寄生ＭＯＳトランジスタが少なくとも直線的に形成さ
れることを回避できる。従って、寄生ＭＯＳトランジス
タによる入力電流を大幅に逓減でき誤動作の発生を防止
できるので、半導体使用者にとってよりシステム設計余
裕度の高いＭＯＳ型半導体装置を提供できる。
【００２６】特に、請求項３記載のＭＯＳ型半導体装置
によれば、高濃度不純物領域が平面的に見て第１の不純
物領域を囲むように構成したので、確実に寄生ＭＯＳト
ランジスタの形成を回避できる。
によれば、高濃度不純物領域が平面的に見て第１の不純
物領域を囲むように構成したので、確実に寄生ＭＯＳト
ランジスタの形成を回避できる。
【００２７】また、請求項４記載のＭＯＳ型半導体装置
の製造方法によれば、第１の不純物領域と第２の不純物
領域との間の高濃度不純物領域を、内部回路の製造工程
の１つと同一工程で形成するようにしたので、従来の工
程に新たに特別の工程を付加することなく、本発明のＭ
ＯＳ型半導体装置を実現できる。
の製造方法によれば、第１の不純物領域と第２の不純物
領域との間の高濃度不純物領域を、内部回路の製造工程
の１つと同一工程で形成するようにしたので、従来の工
程に新たに特別の工程を付加することなく、本発明のＭ
ＯＳ型半導体装置を実現できる。
【図１】本発明の一実施例に係るＭＯＳ型半導体装置の
構成を表す断面図である。
構成を表す断面図である。
【図２】図１のＭＯＳ型半導体装置の素子平面図であ
る。
る。
【図３】本発明の他の実施例に係るＭＯＳ型半導体装置
の素子平面図である。
の素子平面図である。
【図４】ＭＯＳ型半導体装置における入力保護回路の回
路構成図である。
路構成図である。
【図５】従来のＭＯＳ型半導体装置の構成を表す断面図
である。
である。
【図６】異常電流を説明するための波形図である。
【図７】入力保護回路の電流と電圧との関係を表す特性
図である。
図である。
１１ Ｐ型半導体基板 １２，１２１ Ｎ型不純物領域（第１の不純物領域） １３，１３１ Ｎ型不純物領域（第２の不純物領域） １４ａ，１４ｂ（１４ｂ1 ，１４ｂ2 ），１４ｃ プレ
ート電極 ２１ 高濃度不純物領域
ート電極 ２１ 高濃度不純物領域
Claims (4)
- 【請求項１】 内部回路の前段に入力保護回路を有する
ＭＯＳ型半導体装置であって、 前記入力保護回路の一部として前記半導体基板の表面に
形成された前記半導体基板と逆導電型の第１の不純物領
域と、 前記内部回路の一部として前記半導体基板の表面に形成
された前記半導体基板と逆導電型の第２の不純物領域
と、 少なくとも前記第１の不純物領域と第２の不純物領域と
の間の前記半導体基板上に絶縁膜を介して形成されると
共に固定電位に接続され、前記半導体基板の表面の反転
を防止するプレート電極と、 前記第１の不純物領域と第２の不純物領域との間の前記
半導体基板内に形成された前記半導体基板と同一導電型
の高濃度不純物領域とを備えたことを特徴とするＭＯＳ
型半導体装置。 - 【請求項２】 前記プレート電極が前記高濃度不純物領
域上において分断されたことを特徴とする請求項１記載
のＭＯＳ型半導体装置。 - 【請求項３】 前記高濃度不純物領域が平面的に見て前
記第１の不純物領域を囲むように形成されたことを特徴
とする請求項１または２記載のＭＯＳ型半導体装置。 - 【請求項４】 請求項１ないし３のいずれか１つに記載
のＭＯＳ型半導体装置の製造方法であって、 前記第１の不純物領域と第２の不純物領域との間の高濃
度不純物領域を、前記内部回路の製造工程の１つと同一
工程で形成することを特徴とするＭＯＳ型半導体装置の
製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7141079A JPH08316426A (ja) | 1995-05-16 | 1995-05-16 | Ｍｏｓ型半導体装置およびその製造方法 |
| US08/644,447 US5641697A (en) | 1995-05-16 | 1996-05-13 | Method of making a MOS device with an input protection circuit LP |
| US08/738,419 US5760441A (en) | 1995-05-16 | 1996-10-25 | Metal oxide semiconductor device |
| US09/053,817 US6153911A (en) | 1995-05-16 | 1998-03-20 | Metal oxide semiconductor device and method manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7141079A JPH08316426A (ja) | 1995-05-16 | 1995-05-16 | Ｍｏｓ型半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08316426A true JPH08316426A (ja) | 1996-11-29 |
Family
ID=15283734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7141079A Pending JPH08316426A (ja) | 1995-05-16 | 1995-05-16 | Ｍｏｓ型半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US5641697A (ja) |
| JP (1) | JPH08316426A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5808343A (en) * | 1996-09-20 | 1998-09-15 | Integrated Device Technology, Inc. | Input structure for digital integrated circuits |
| US8766365B2 (en) * | 2012-02-21 | 2014-07-01 | Micron Technology, Inc. | Circuit-protection devices |
| US10163893B1 (en) | 2017-08-28 | 2018-12-25 | Micron Technologies, Inc. | Apparatus containing circuit-protection devices |
| US10431577B2 (en) | 2017-12-29 | 2019-10-01 | Micron Technology, Inc. | Methods of forming circuit-protection devices |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5736842A (en) * | 1980-08-15 | 1982-02-27 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS6292357A (ja) * | 1985-10-18 | 1987-04-27 | Hitachi Ltd | 半導体素子 |
| JPH06169061A (ja) * | 1992-01-17 | 1994-06-14 | Ricoh Co Ltd | 入出力保護装置 |
| JPH0745698A (ja) * | 1992-12-18 | 1995-02-14 | Texas Instr Inc <Ti> | 半導体表面上に形成されるデバイスの分離構造および分離方法 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2703877C2 (de) * | 1977-01-31 | 1982-06-03 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | MIS-Transistor von kurzer Kanallänge und Verfahren zu seiner Herstellung |
| JPS54121071A (en) * | 1978-03-13 | 1979-09-19 | Nec Corp | Insulator gate type field effect semiconductor device |
| JPS5556663A (en) * | 1978-10-23 | 1980-04-25 | Nec Corp | Insulating-gate type field-effect transistor |
| US4602267A (en) * | 1981-02-17 | 1986-07-22 | Fujitsu Limited | Protection element for semiconductor device |
| US5276346A (en) * | 1983-12-26 | 1994-01-04 | Hitachi, Ltd. | Semiconductor integrated circuit device having protective/output elements and internal circuits |
| US4692781B2 (en) * | 1984-06-06 | 1998-01-20 | Texas Instruments Inc | Semiconductor device with electrostatic discharge protection |
| JPS6153761A (ja) * | 1984-08-24 | 1986-03-17 | Hitachi Ltd | 半導体装置 |
| JPH01102954A (ja) * | 1987-10-16 | 1989-04-20 | Nissan Motor Co Ltd | 半導体装置の入力保護回路 |
| US5183773A (en) * | 1989-04-13 | 1993-02-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device including such input protection transistor |
| JPH036863A (ja) * | 1989-06-05 | 1991-01-14 | Takehide Shirato | 半導体装置 |
| JP2626229B2 (ja) * | 1989-10-12 | 1997-07-02 | 日本電気株式会社 | 半導体入力保護装置 |
| JPH0415955A (ja) * | 1990-05-09 | 1992-01-21 | Mitsubishi Electric Corp | 半導体装置の入力回路の製造方法 |
| JP2953192B2 (ja) * | 1991-05-29 | 1999-09-27 | 日本電気株式会社 | 半導体集積回路 |
| US5514612A (en) * | 1993-03-03 | 1996-05-07 | California Micro Devices, Inc. | Method of making a semiconductor device with integrated RC network and schottky diode |
| KR970009101B1 (ko) * | 1993-08-18 | 1997-06-05 | 엘지반도체 주식회사 | 정전기(esd) 보호회로의 제조 방법 |
| JP2638462B2 (ja) * | 1993-12-29 | 1997-08-06 | 日本電気株式会社 | 半導体装置 |
| US5389811A (en) * | 1994-04-14 | 1995-02-14 | Analog Devices, Incorporated | Fault-protected overvoltage switch employing isolated transistor tubs |
-
1995
- 1995-05-16 JP JP7141079A patent/JPH08316426A/ja active Pending
-
1996
- 1996-05-13 US US08/644,447 patent/US5641697A/en not_active Expired - Lifetime
- 1996-10-25 US US08/738,419 patent/US5760441A/en not_active Expired - Lifetime
-
1998
- 1998-03-20 US US09/053,817 patent/US6153911A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5736842A (en) * | 1980-08-15 | 1982-02-27 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS6292357A (ja) * | 1985-10-18 | 1987-04-27 | Hitachi Ltd | 半導体素子 |
| JPH06169061A (ja) * | 1992-01-17 | 1994-06-14 | Ricoh Co Ltd | 入出力保護装置 |
| JPH0745698A (ja) * | 1992-12-18 | 1995-02-14 | Texas Instr Inc <Ti> | 半導体表面上に形成されるデバイスの分離構造および分離方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5641697A (en) | 1997-06-24 |
| US6153911A (en) | 2000-11-28 |
| US5760441A (en) | 1998-06-02 |
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