JPH06169061A - 入出力保護装置 - Google Patents
入出力保護装置Info
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- JPH06169061A JPH06169061A JP2729592A JP2729592A JPH06169061A JP H06169061 A JPH06169061 A JP H06169061A JP 2729592 A JP2729592 A JP 2729592A JP 2729592 A JP2729592 A JP 2729592A JP H06169061 A JPH06169061 A JP H06169061A
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- 239000000758 substrate Substances 0.000 claims abstract description 35
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 入出力保護装置を小型化し、静電破壊耐量を
向上させ、しかも大幅なコスト上昇を招かない構造にす
る。 【構成】 アイソレーション層６の上方には、保護抵抗
４のコンタクト部とアイソレーション層６の間の基板表
面のアイソレーション層６付近を被うメタル層１６が設
けられ、このメタル層１６はアイソレーション層６と電
気的に接続されており、絶縁膜８ａに埋め込まれてい
る。メタル層１６は、メタル配線１０に生じたサージに
よって保護抵抗４とアイソレーション層６の間の基板表
面に電界が発生するのを防いで静電破壊を防ぐ。
向上させ、しかも大幅なコスト上昇を招かない構造にす
る。 【構成】 アイソレーション層６の上方には、保護抵抗
４のコンタクト部とアイソレーション層６の間の基板表
面のアイソレーション層６付近を被うメタル層１６が設
けられ、このメタル層１６はアイソレーション層６と電
気的に接続されており、絶縁膜８ａに埋め込まれてい
る。メタル層１６は、メタル配線１０に生じたサージに
よって保護抵抗４とアイソレーション層６の間の基板表
面に電界が発生するのを防いで静電破壊を防ぐ。
Description
【０００１】
【産業上の利用分野】本発明は静電破壊耐量を向上させ
た入出力保護装置に関するものであり、例えばＣＭＯＳ
半導体装置の入力保護装置として、又は電源電圧以上の
高電圧がかかる端子の保護装置などとして利用されるも
のに関するものである。
た入出力保護装置に関するものであり、例えばＣＭＯＳ
半導体装置の入力保護装置として、又は電源電圧以上の
高電圧がかかる端子の保護装置などとして利用されるも
のに関するものである。
【０００２】
【従来の技術】従来の入力保護抵抗の一例を図３に示
す。Ｎ型シリコン基板２の表面に保護抵抗４がＰ型拡散
層として形成されており、基板表面で保護抵抗４の周囲
にはＮ型拡散層によるアイソレーション層６が保護抵抗
４を取り囲むように形成されている。基板表面を被って
フィールド酸化膜８が形成され、フィールド酸化膜８に
設けられたコンタクトホールを介してパッドにつながる
メタル配線１０が保護抵抗４に接続されている。１２は
抵抗４とメタル配線１０を接続するコンタクトである。
す。Ｎ型シリコン基板２の表面に保護抵抗４がＰ型拡散
層として形成されており、基板表面で保護抵抗４の周囲
にはＮ型拡散層によるアイソレーション層６が保護抵抗
４を取り囲むように形成されている。基板表面を被って
フィールド酸化膜８が形成され、フィールド酸化膜８に
設けられたコンタクトホールを介してパッドにつながる
メタル配線１０が保護抵抗４に接続されている。１２は
抵抗４とメタル配線１０を接続するコンタクトである。
【０００３】この入力保護抵抗では、静電破壊耐圧は入
力ピンや出力ピンが電源ピンや接地ピンに対して正バイ
アスされるか負バイアスされるかによって異なる。保護
抵抗４が基板２に対して逆バイアスされる場合の静電破
壊耐量が最も小さい。このときの静電破壊耐量は、保護
抵抗４を形成する拡散層が基板２に対して逆バイアスさ
れるため、この接合の逆バイアスサージ電流耐圧により
決まる。特に、メタル配線１０の電位によって基板表面
に反転層ができやすい。実際に破壊は保護抵抗４のコン
タクト部とアイソレーション６の間の基板表面で起こ
り、静電破壊耐量を向上させるためには基板表面での電
界集中を避けるための構造とする必要がある。その対策
の１つは保護抵抗４のコンタクト部とアイソレーション
６の間の基板表面の距離を長くすることであり、これに
よりある程度改善することができるが、一般には基板表
面の距離の増大はパッド間隔の増大となってコスト増加
の問題へとつながる。
力ピンや出力ピンが電源ピンや接地ピンに対して正バイ
アスされるか負バイアスされるかによって異なる。保護
抵抗４が基板２に対して逆バイアスされる場合の静電破
壊耐量が最も小さい。このときの静電破壊耐量は、保護
抵抗４を形成する拡散層が基板２に対して逆バイアスさ
れるため、この接合の逆バイアスサージ電流耐圧により
決まる。特に、メタル配線１０の電位によって基板表面
に反転層ができやすい。実際に破壊は保護抵抗４のコン
タクト部とアイソレーション６の間の基板表面で起こ
り、静電破壊耐量を向上させるためには基板表面での電
界集中を避けるための構造とする必要がある。その対策
の１つは保護抵抗４のコンタクト部とアイソレーション
６の間の基板表面の距離を長くすることであり、これに
よりある程度改善することができるが、一般には基板表
面の距離の増大はパッド間隔の増大となってコスト増加
の問題へとつながる。
【０００４】そこで、小型で静電破壊耐量の大きな保護
抵抗を得るために、基板内部に表面放電電圧よりも小さ
なブレークダウン電圧を有する接合を形成することによ
り、バルク内で電流を流し、静電破壊耐量の向上を図る
入力保護装置が提案されている（特公昭６４−１０９４
４号公報参照）。
抵抗を得るために、基板内部に表面放電電圧よりも小さ
なブレークダウン電圧を有する接合を形成することによ
り、バルク内で電流を流し、静電破壊耐量の向上を図る
入力保護装置が提案されている（特公昭６４−１０９４
４号公報参照）。
【０００５】
【発明が解決しようとする課題】引用例で提案された入
力保護装置では、拡散層を追加する必要があるため、プ
ロセス工期が長くなり、またレイアウト面積が大きくな
る欠点がある。その結果、コスト上昇を招く。本発明は
小型化できるとともに静電破壊耐量を向上させることが
でき、しかも大幅なコスト上昇を招かない簡単な構造の
入出力保護装置を提供することを目的とするものであ
る。
力保護装置では、拡散層を追加する必要があるため、プ
ロセス工期が長くなり、またレイアウト面積が大きくな
る欠点がある。その結果、コスト上昇を招く。本発明は
小型化できるとともに静電破壊耐量を向上させることが
でき、しかも大幅なコスト上昇を招かない簡単な構造の
入出力保護装置を提供することを目的とするものであ
る。
【０００６】
【課題を解決するための手段】本発明の入出力保護装置
では、基板表面で第１導電型拡散層による入力保護抵抗
の周囲が第２導電型拡散層によるアイソレーション層で
囲まれており、アイソレーション層と入力保護抵抗との
間の基板表面の少なくとも一部が導電体層で被われてい
る。好ましい一態様では、アイソレーション層と前記導
電体層が電気的に接続されている。好ましい他の態様で
は、アイソレーション層と前記導電体層が電気的に絶縁
され、前記導電体層が一定電位に固定されている。
では、基板表面で第１導電型拡散層による入力保護抵抗
の周囲が第２導電型拡散層によるアイソレーション層で
囲まれており、アイソレーション層と入力保護抵抗との
間の基板表面の少なくとも一部が導電体層で被われてい
る。好ましい一態様では、アイソレーション層と前記導
電体層が電気的に接続されている。好ましい他の態様で
は、アイソレーション層と前記導電体層が電気的に絶縁
され、前記導電体層が一定電位に固定されている。
【０００７】
【実施例】図１は一実施例を表わす。図３と同一の部分
には同一の符号を用いる。Ｎ型シリコン基板２の表面に
Ｐ型拡散層にてなる保護抵抗４が形成されており、保護
抵抗４の周囲にＮ型拡散層にてなるアイソレーション層
６が形成されている。ここまでの構造は図３と同じであ
る。基板２上には絶縁膜８ａが形成され、絶縁膜８ａ上
にはパッドにつながるメタル配線１０が形成され、その
メタル配線１０と保護抵抗４を接続するために絶縁膜８
ａにはコンタクトホールが形成され、そのコンタクトホ
ールではメタル層１４を介してメタル配線１０と保護抵
抗４が接続されている。
には同一の符号を用いる。Ｎ型シリコン基板２の表面に
Ｐ型拡散層にてなる保護抵抗４が形成されており、保護
抵抗４の周囲にＮ型拡散層にてなるアイソレーション層
６が形成されている。ここまでの構造は図３と同じであ
る。基板２上には絶縁膜８ａが形成され、絶縁膜８ａ上
にはパッドにつながるメタル配線１０が形成され、その
メタル配線１０と保護抵抗４を接続するために絶縁膜８
ａにはコンタクトホールが形成され、そのコンタクトホ
ールではメタル層１４を介してメタル配線１０と保護抵
抗４が接続されている。
【０００８】アイソレーション層６の上方には、保護抵
抗４のコンタクト部とアイソレーション層６の間の基板
表面のアイソレーション層６付近を被うメタル層１６が
設けられ、このメタル層１６はアイソレーション層６と
電気的に接続されており、絶縁膜８ａに埋め込まれてい
る。メタル層１６はアイソレーション層６の内側の基板
表面の全領域を被っているわけではなく、保護抵抗４の
コンタクト部の周囲の基板表面上を主として被ってい
る。しかし、メタル層１６はアイソレーション層６の内
側の全基板表面上を被っていてもよい。
抗４のコンタクト部とアイソレーション層６の間の基板
表面のアイソレーション層６付近を被うメタル層１６が
設けられ、このメタル層１６はアイソレーション層６と
電気的に接続されており、絶縁膜８ａに埋め込まれてい
る。メタル層１６はアイソレーション層６の内側の基板
表面の全領域を被っているわけではなく、保護抵抗４の
コンタクト部の周囲の基板表面上を主として被ってい
る。しかし、メタル層１６はアイソレーション層６の内
側の全基板表面上を被っていてもよい。
【０００９】メタル層１４，１６は例えばアルミニウム
やアルミニウムにわずかなシリコンなどを含有したアル
ミニウム合金である。メタル層１４，１６は低抵抗化さ
れた多結晶シリコン層に置き換えることもできる。図１
の実施例では、メタル層１６は、入力パッドからメタル
配線１０に生じたサージによって保護抵抗４とアイソレ
ーション層６の間の基板表面に電界が発生するのを防い
で静電破壊を防いでいる。
やアルミニウムにわずかなシリコンなどを含有したアル
ミニウム合金である。メタル層１４，１６は低抵抗化さ
れた多結晶シリコン層に置き換えることもできる。図１
の実施例では、メタル層１６は、入力パッドからメタル
配線１０に生じたサージによって保護抵抗４とアイソレ
ーション層６の間の基板表面に電界が発生するのを防い
で静電破壊を防いでいる。
【００１０】次に、図１の実施例を製造する方法につい
て説明する。シリコン基板２に保護抵抗４とアイソレー
ション層６を形成した後、基板表面をフィールド酸化膜
で被う。フィールド酸化膜にはコンタクト１４が形成さ
れる領域とアイソレーション層６上の領域にコンタクト
ホールを形成する。メタル層を堆積し、写真製版とエッ
チングによりパターン化を施して、コンタクト用メタル
層１４とメタル層１６を形成する。
て説明する。シリコン基板２に保護抵抗４とアイソレー
ション層６を形成した後、基板表面をフィールド酸化膜
で被う。フィールド酸化膜にはコンタクト１４が形成さ
れる領域とアイソレーション層６上の領域にコンタクト
ホールを形成する。メタル層を堆積し、写真製版とエッ
チングによりパターン化を施して、コンタクト用メタル
層１４とメタル層１６を形成する。
【００１１】次に、全面をＣＶＤ法により絶縁膜で多
い、その絶縁膜にはコンタクト１４上にコンタクトホー
ルを形成する。その後、全面にメタル層を堆積し、写真
製版とエッチングによりメタル配線１０を形成して、メ
タル層１４を介してメタル配線１０と保護抵抗４とを接
続する。図１の実施例ではメタル層１６はアイソレーシ
ョン層６と電気的に接続されているが、メタル層６とア
イソレーション層１６は絶縁されていてもよい。
い、その絶縁膜にはコンタクト１４上にコンタクトホー
ルを形成する。その後、全面にメタル層を堆積し、写真
製版とエッチングによりメタル配線１０を形成して、メ
タル層１４を介してメタル配線１０と保護抵抗４とを接
続する。図１の実施例ではメタル層１６はアイソレーシ
ョン層６と電気的に接続されているが、メタル層６とア
イソレーション層１６は絶縁されていてもよい。
【００１２】図２は第２の実施例を表わす。図１の実施
例と比較すると、絶縁層８ａに埋め込まれているメタル
層１６はアイソレーション層６とは絶縁されており、か
つアイソレーション層１６は一体的に形成された配線１
８を介して固定電位、例えば電源電位に固定されてい
る。図２の実施例は図１の実施例と同じ効果をもつほ
か、メタル配線１０に正のサージが印加された場合、保
護抵抗４の拡散層をソース、メタル配線１６をゲート、
近くに存在するＰ型アイソレーション層１８をドレイン
とする寄生フィールドＭＯＳトランジスタがオンとなっ
て電荷を逃す。これにより、内部回路を破壊から保護す
る働きをもつ。実施例で、基板２として表現されている
部分はエピタキシャル層である場合も含んでいる。
例と比較すると、絶縁層８ａに埋め込まれているメタル
層１６はアイソレーション層６とは絶縁されており、か
つアイソレーション層１６は一体的に形成された配線１
８を介して固定電位、例えば電源電位に固定されてい
る。図２の実施例は図１の実施例と同じ効果をもつほ
か、メタル配線１０に正のサージが印加された場合、保
護抵抗４の拡散層をソース、メタル配線１６をゲート、
近くに存在するＰ型アイソレーション層１８をドレイン
とする寄生フィールドＭＯＳトランジスタがオンとなっ
て電荷を逃す。これにより、内部回路を破壊から保護す
る働きをもつ。実施例で、基板２として表現されている
部分はエピタキシャル層である場合も含んでいる。
【００１３】
【発明の効果】本発明では保護抵抗の周囲を取り囲むア
イソレーション層の上部で、アイソレーション層と保護
抵抗の間の基板表面の少なくとも一部を被うように導電
体層を形成したので、アイソレーション層と保護抵抗と
の間の基板表面に電界が集中するのを避けることができ
て静電破壊耐量が大きくなり、また、アイソレーション
層と保護抵抗との間の距離を短かくしても静電破壊耐量
を大きく維持することができるので、保護装置全体を小
型化することができ、ひいては低コスト化することがで
きる。また、本発明の入出力保護装置は電源電圧以上の
高い電圧がかかる端子としても用いることができ、その
場合に保護抵抗からアイソレーション層への表面リーク
を抑えることができる。
イソレーション層の上部で、アイソレーション層と保護
抵抗の間の基板表面の少なくとも一部を被うように導電
体層を形成したので、アイソレーション層と保護抵抗と
の間の基板表面に電界が集中するのを避けることができ
て静電破壊耐量が大きくなり、また、アイソレーション
層と保護抵抗との間の距離を短かくしても静電破壊耐量
を大きく維持することができるので、保護装置全体を小
型化することができ、ひいては低コスト化することがで
きる。また、本発明の入出力保護装置は電源電圧以上の
高い電圧がかかる端子としても用いることができ、その
場合に保護抵抗からアイソレーション層への表面リーク
を抑えることができる。
【図１】第１の実施例を示す図であり、（Ａ）は概略平
面図、（Ｂ）は（Ａ）のＸ−Ｘ線位置での断面図であ
る。
面図、（Ｂ）は（Ａ）のＸ−Ｘ線位置での断面図であ
る。
【図２】第２の実施例を示す図であり、（Ａ）は概略平
面図、（Ｂ）は（Ａ）のＹ−Ｙ線位置での断面図であ
る。
面図、（Ｂ）は（Ａ）のＹ−Ｙ線位置での断面図であ
る。
【図３】従来の入力保護装置を示す図であり、（Ａ）は
概略平面図、（Ｂ）は（Ａ）のＺ−Ｚ線位置での断面図
である。
概略平面図、（Ｂ）は（Ａ）のＺ−Ｚ線位置での断面図
である。
４ 保護抵抗 ６ アイソレーション層 ８ａ 絶縁膜 １０ メタル配線 １４ コンタクト用メタル層 １６ アイソレーション層付近の基板上部を被うメ
タル層
タル層
【手続補正書】
【提出日】平成５年４月７日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】この入力保護抵抗では、静電破壊耐圧は入
力ピンや出力ピンが電源ピンや接地ピンに対して正バイ
アスされるか負バイアスされるかによって異なる。保護
抵抗４が基板２に対して逆バイアスされる場合の静電破
壊耐量が最も小さい。このときの静電破壊耐量は、保護
抵抗４を形成する拡散層が基板２に対して逆バイアスさ
れるため、この接合の逆バイアスサージ電流耐量により
決まる。特に、メタル配線１０の電位によって基板表面
に反転層ができやすい。実際に破壊は保護抵抗４のコン
タクト部とアイソレーション６の間の基板表面で起こ
り、静電破壊耐量を向上させるためには基板表面での電
界集中を避けるための構造とする必要がある。その対策
の１つは保護抵抗４のコンタクト部とアイソレーション
６の間の基板表面の距離を長くすることであり、これに
よりある程度改善することができるが、一般には基板表
面の距離の増大はパッド間隔の増大となってコスト増加
の問題へとつながる。
力ピンや出力ピンが電源ピンや接地ピンに対して正バイ
アスされるか負バイアスされるかによって異なる。保護
抵抗４が基板２に対して逆バイアスされる場合の静電破
壊耐量が最も小さい。このときの静電破壊耐量は、保護
抵抗４を形成する拡散層が基板２に対して逆バイアスさ
れるため、この接合の逆バイアスサージ電流耐量により
決まる。特に、メタル配線１０の電位によって基板表面
に反転層ができやすい。実際に破壊は保護抵抗４のコン
タクト部とアイソレーション６の間の基板表面で起こ
り、静電破壊耐量を向上させるためには基板表面での電
界集中を避けるための構造とする必要がある。その対策
の１つは保護抵抗４のコンタクト部とアイソレーション
６の間の基板表面の距離を長くすることであり、これに
よりある程度改善することができるが、一般には基板表
面の距離の増大はパッド間隔の増大となってコスト増加
の問題へとつながる。
【手続補正書】
【提出日】平成５年８月９日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
Claims (3)
- 【請求項１】 基板表面で第１導電型拡散層による入力
保護抵抗の周囲が第２導電型拡散層によるアイソレーシ
ョン層で囲まれており、前記アイソレーション層と前記
入力保護抵抗との間の基板表面の少なくとも一部が導電
体層で被われている入出力保護装置。 - 【請求項２】 前記アイソレーション層と前記導電体層
が電気的に接続されている請求項１に記載の入出力保護
装置。 - 【請求項３】 前記アイソレーション層と前記導電体層
が電気的に絶縁され、前記導電体層が一定電位に固定さ
れている請求項１に記載の入出力保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2729592A JPH06169061A (ja) | 1992-01-17 | 1992-01-17 | 入出力保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2729592A JPH06169061A (ja) | 1992-01-17 | 1992-01-17 | 入出力保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06169061A true JPH06169061A (ja) | 1994-06-14 |
Family
ID=12217100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2729592A Pending JPH06169061A (ja) | 1992-01-17 | 1992-01-17 | 入出力保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06169061A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08316426A (ja) * | 1995-05-16 | 1996-11-29 | Nittetsu Semiconductor Kk | Ｍｏｓ型半導体装置およびその製造方法 |
| JP2002009162A (ja) * | 2000-05-31 | 2002-01-11 | Agere Systems Optoelectronics Guardian Corp | 静電気放電保護装置 |
| JP2008305857A (ja) * | 2007-06-05 | 2008-12-18 | Mitsubishi Electric Corp | 光半導体装置 |
| US7709899B2 (en) | 2004-03-31 | 2010-05-04 | Ricoh Company, Ltd. | Semiconductor apparatus |
| JP2010109251A (ja) * | 2008-10-31 | 2010-05-13 | Elpida Memory Inc | 半導体装置 |
| JP2011228740A (ja) * | 2011-07-08 | 2011-11-10 | Mitsubishi Electric Corp | 光半導体装置 |
| WO2014132311A1 (ja) * | 2013-02-28 | 2014-09-04 | パナソニック株式会社 | 半導体装置 |
| JP2018206934A (ja) * | 2017-06-02 | 2018-12-27 | 株式会社日立製作所 | 炭化ケイ素半導体装置およびその製造方法 |
-
1992
- 1992-01-17 JP JP2729592A patent/JPH06169061A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08316426A (ja) * | 1995-05-16 | 1996-11-29 | Nittetsu Semiconductor Kk | Ｍｏｓ型半導体装置およびその製造方法 |
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