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KR960704357A - 반도체 장치와 함께 사용하기 위한 기생 mos 트랜지스터를 구비한 패드구조(pad structure with parasitic mos transistor for use with semiconductor devices) - Google Patents

반도체 장치와 함께 사용하기 위한 기생 mos 트랜지스터를 구비한 패드구조(pad structure with parasitic mos transistor for use with semiconductor devices)

Info

Publication number
KR960704357A
KR960704357A KR1019960700330A KR19960700330A KR960704357A KR 960704357 A KR960704357 A KR 960704357A KR 1019960700330 A KR1019960700330 A KR 1019960700330A KR 19960700330 A KR19960700330 A KR 19960700330A KR 960704357 A KR960704357 A KR 960704357A
Authority
KR
South Korea
Prior art keywords
metal pad
static electricity
conductivity type
mos transistors
charge
Prior art date
Application number
KR1019960700330A
Other languages
English (en)
Inventor
야수마사 코사카
Original Assignee
원본미기재
브이엘에스아이 테크놀로지, 아이엔씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 원본미기재, 브이엘에스아이 테크놀로지, 아이엔씨 filed Critical 원본미기재
Publication of KR960704357A publication Critical patent/KR960704357A/ko

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

정전기의 방전으로부터 반도체를 보호하는 ESD 보호장치는 반도체 장치의 금속패드(12)와 제1전하싱크(71,72) 및 제1MOS트랜지스터(12, 67, 22, 69, 33)로 구성된다. 제1MOS트랜지스터(12, 67, 22, 69, 33)는 금속 패드(12) 아래에 위치한다. 제1MOS트랜지스터(12, 67, 22, 69, 33)는 제1전하싱크(71, 72)와 금속 패드(12) 사이클 스위치로서 연결되어 있다.
더우기, 금속 패드(12)는 제1MOS트랜지스터(12, 67, 22, 69, 33)의 게이드로서 동작한다.
높은 전압의 정전기가 금속 패드(12)에 생기자마자 제1MOS트랜지스터(12, 67, 22, 69, 33)는 온(ON)되고 정전기는 제1전하싱크(71, 72)로 방전된다.

Description

반도체 장치와 함께 사용하기위한 기생 MOS 트렌지스터를 구비한 패드구조(PAD STRUCTURE WITH PARASTIC MOS TRANSISTOR FOR USE WITH SEMICONDUCTOR DEVICES)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 바람직한 실시예에 따라 제1도 나타난 패드 구조의 일정하지 않은 비율로 그린 단면도이다.

Claims (12)

  1. 집적회로와 다른 장치 사이를 전기적으로 연결하는 금속 패드(12): 상기 금속 패드(12) 바로 아래에 있는 제1전도형의 제1접촉영역(23,32): 상기 금속 패드(12) 부분적으로 아래에 있는 제1전도형의 제2접촉영역(22, 23): 상기 제1접촉영역(23, 32)과 상기 제2접촉영역(22, 32) 사이에 있는 제2전도형 물질(10, 41); 상기 금속 패드(12)와 상기 제1접촉영역(23, 32) 사이에 있는 제1전도형 접속(52, 53): 상기 제2접촉영역(22, 33)에 접속되는 전하싱크(71, 72)의 제1소스(source): 및 상기 금속패드(12)와 상기 제2전도형 물질(10, 41)사이에 있으며, 상기 금속 패드(12)에 높은 전압의 정전기가 생기면 제1전도형의 채널이 상기 제 1접촉영역(23, 33)으로부터 상기 제2전도형 물질(10, 14)을 통하여 상기 제2접촉영역(22, 33)으로 형성되도록 위치한 제1유전물질(67, 69)로 구성되는 것을 특징으로 하는 집적회로 상에 있는 장치.
  2. 제1항에 있어서, 상기 제1전도형이 P-형이고, 상기 제2전도형이 N-형이며, 상기 높은 전압의 정전기가 음전압인 것을 특징으로 하는 집적회로 상에 있는 장치.
  3. 제1항에 있어서, 상기 제1전도형이 N-형이고, 상기 제2전도형이 P-형이며, 상기 높은 전압의 정전기가 양전압인 것을 특징으로 하는 집적회로 상에 있는 장치.
  4. 제3항에 있어서, 상기 제2전도형 물질(10, 41)이 N기판 내에서는 P-우물(41)인 것을 특징으로 하는 집적회로에 상에 있는 장치.
  5. 제1항에 있어서, 상기 패드 바로 아래에 있는 제2전도형의 제3접촉영역(23, 32); 상기 금속 패드(12) 아래에 적어도 부분적으로 제2전도형의 제4접촉영역(22, 33); 상기 제3접촉영역(23, 32)과 상기 제4접촉영역(22, 33) 사이에 있는 제1전도형의 물질(23, 32); 상기 금속 패드(12)와 상기 제3접촉영역(23, 32) 사이를 연결하는 제2도전형 접속; 상기 제 4접촉영역(22,33)에 접속되는 전하싱크(71, 72)의 제2소스; 및 상기 금속 패드(12)와 상기 제2전도형 물질(10,41) 사이에 있으며, 상기 금속 패드(12)에 높은 전압의 정전기가 생기면 제2전도형의 채널이 상기 제3접촉영역(23, 32)으로부터 상기 제1전도형 물질(10, 41)을 통하여 상기 제4접촉영역(22, 44)으로 형성되도록 위치한 제1유전물질(67, 69)을 더 포함하는 것을 특징으로 하는 집적회로 상에 있는 장치.
  6. 제5항에 있어서, 상기 제1전도형이 P-형이고, 상기 제2전도형이 N-형이며, 상기 제1전도형 물질(10. 41)이 N기판 내에서는 P-우물(41)인 것을 특징으로 하는 집적회로 상에 있는 장치.
  7. 반도체 장치의 금속 패드(12)아래에 제1MOS트랜지스터(12, 67, 22, 69. 33)를 형성하는 제1과정으로 이루어지며, 상기 금속 패드(12)가 상기 제1MOS트랜지스터(12, 67, 22, 69, 33)의 게이트로서 동작하는데, 높은 전압의 정전기가 상기 금속 패드(12)에 생기자마자 상기 제1MOS트랜지스터(12, 67, 22, 69, 33)가 온(ON)되어 상기 정전기가 상기 제1MOS트랜지스터(12, 67, 22, 69, 33)에 접속되어 있는 제1전하싱크(71, 72)로 방전되는 것을 특징으로 하는 정전기의 방전으로부터 반도체 장치를 보호하는 방법.
  8. 제7항에 있어서, 반도체 장치의 금속 패드(12) 아래에 제2MOS트랜지스터(12, 67, 22, 69, 33)를 형성하는 제2과정을 더 포함하며, 상기 금속 패드(12)가 상기 제2MOS트랜지스터(12, 67, 22, 69, 33)의 게이트로서 동작하는데, 높은 전압의 정전기가 상기 금속 패드(12)에 생기자마자 상기 제2MOS트랜지스터(12, 67, 22, 69, 33)가 온(ON)되어 상기 정전기가 상기 제2MOS트랜지스터(12, 67, 22, 69, 33)에 접속되어 있는 제2전하싱크(71, 72)로 방전되는 것을 특징으로 하는 정전기의 방전으로부터 반도체 장치를 보호하는 방법.
  9. 제8항에 있어서, 상기 제1과정에서 상기 제1MOS트랜지스터(12, 67, 22)가 P-채널이고 제1전하싱크(71)가 VDD이며, 상기 제2과정에서 상기 제2MOS트랜지스터(12, 69, 33)가 N-채널이고 제2전하싱크(72)자 접지되어 있는 것을 특징으로 하는 정전기의 방전으로부터 반도체 장치를 보호하는 방법.
  10. 반도체 장치의 금속 패드(12); 제1전하싱크(71, 72); 및 반도체 장치의 금속 패드(12) 아래에 있고 상기 제 전하 싱크(71. 72)와 상기 금속 패드(12) 사이를 스위치로서 연결시키는 제1MOS트랜지스터(12, 67, 22, 69, 33)로 구성되며, 상기 금속 패드(12)가 상기 제1MOS트랜지스터(12, 67, 22, 69, 33)의 게이트로서 동작하는데, 높은 전압의 정전기가 상기 금속 패드(12)에 생기자마자 상기 제 1MOS트랜지스터(12, 67, 22, 69, 33)가 온(ON)되어 상기 정전기가 제1전하싱크(71, 72)로 방전되는 것을 특징으로 하는 정전기의 방전으로부터 반도체를 보호하는 ESD보호장치.
  11. 제10항에 있어서, 상기 제2전하싱크(71.72); 및 반도체 장치의 금속 패드(12) 아래에 있고 상기 제2전하 싱크(71, 72)와 상기 금속 패드(12) 사이를 스위치로서 연결시키는 제2MOS트랜지스터(12, 67, 22, 69, 33)를 더 포함하며, 상기 금속 패드(12)가 상기 제2MOS트랜지스터(12, 67, 22, 69, 33)의 게이트로서 동작하는데, 높은 전압의 정전기가 상기 금속 패드(12)에 생기자마자 상기 제2MOS트랜지스터(12, 67, 22, 69, 33)가 온(ON)되어 상기 정전기가 제2전하싱크(71, 72)로 방전되는 곳을 특징으로 하는 정전기의 방전으로부터 반도체를 보호하는 ESD 보호장치.
  12. 제11항에 있어서, 상기 제1MOS트랜지스터(12, 67, 22)가 P-채널이고 제1전하싱크(71)가 VDD이며 상기 제2MOS트랜지스터(12, 69, 33)가 N-채널이고 제2전하싱크(72)가 접지되어 있는 것을 특징으로 하는 정전기의 방전으로부터 반도체를 보호하는 ESD 보호장치.
    ※ 참고사항: 최초출원 내용에 의하여 공개하는 것임
KR1019960700330A 1993-07-23 1994-06-03 반도체 장치와 함께 사용하기 위한 기생 mos 트랜지스터를 구비한 패드구조(pad structure with parasitic mos transistor for use with semiconductor devices) KR960704357A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/097417 1993-07-23
US08/097,417 US5517048A (en) 1993-07-23 1993-07-23 Pad structure with parasitic MOS transistor for use with semiconductor devices
PCT/US1994/006271 WO1995003625A1 (en) 1993-07-23 1994-06-03 Pad structure with parasitic mos transistor for use with semiconductor devices

Publications (1)

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KR960704357A true KR960704357A (ko) 1996-08-31

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ID=22263231

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KR (1) KR960704357A (ko)
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Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 19960122

Patent event code: PA01051R01D

Comment text: International Patent Application

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid