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KR970053866A - 반도체 장치와 그 제조 방법 - Google Patents

반도체 장치와 그 제조 방법 Download PDF

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KR970053866A
KR970053866A KR1019960065703A KR19960065703A KR970053866A KR 970053866 A KR970053866 A KR 970053866A KR 1019960065703 A KR1019960065703 A KR 1019960065703A KR 19960065703 A KR19960065703 A KR 19960065703A KR 970053866 A KR970053866 A KR 970053866A
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terminal
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가오루 나리따
다께오 후지
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가네꼬 히사시
닛본덴기 가부시끼가이샤
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  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

반도체 기판 상에 제공된 금속 터미널 및 보호 소자를 포함하는 반도체 장치가 개시된다. 보호 회로는 절연 게이트 전계 효과 트랜지스터를 포함한다. 트랜지스터는 반도체 기판의 한 도전형 영역 상에 형성되어 금속 터미널에 소오스로서 접속된 반대 도전형의 제1확산층을 갖는다. 또한, 트랜지스터는 일정 전위를 갖는 전극선에 소오스로서 접속된 반대 도전형의 제2확산층을 역시 포함하며, 또 전극선에 접속된 게이트 전극을 갖는다. 측방향 바이폴라 트랜지스터는 제2확산층에 대해 일정 거리만큼 이격되어 형성되고 또 금속 터미널에 콜렉터로서 접속된 반대 도전형의 제3확산층 포함하며, 또 제2확산층을 에미터로서 역시 갖고, 또 한 도전형의 영역을 베이스로서 더 갖는다. 따라서, 반도체 장치는 고밀도 및 고속 동작인 경우에도 정전기적 방전(ElevtroStatic Discharge : ESD) 브레이크다운 장치로부터 보호된다.

Description

반도체 장치와 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 입력-출력 보호 회로의 회로도.

Claims (31)

  1. 터미널을 갖는 반도체 기판 및 보호 회로를 갖는 반도체 장치에 있어서, 상기 보호 회로는 상기 반도체 기판의 제1도전형 영역 상에 형성되고 또 상기 터미널에 접속된 제1도전형의 최소한 하나의 제1확산층, 및 일정 전위를 갖는 전극에 접속된 상기 제1도전형의 최소한 하나의 제2확산층을 포함하며, 상기 제1확산층의 제1 부분을 드레인으로, 상기 제2확산층의 제1부분을 소오스로 갖고 또 상기 전극에 접속된 게이트 전극을 갖는 전계 효과 트랜지스터; 및 상기 제1확산층의 제2부분이 상기 제2확산층의 제2부분으로부터 선정된 거리에 있는 바이폴라 트랜지스터를 포함하며, 상기 바이폴라 트랜지스터는 상기 제1확산층의 상기 제2부분을 콜렉터로서, 상기 제2확산층의 상기 제2부분을 에미터로, 또 상기 제1도전형 영역을 베이스로서 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 FET는 절연 게이트 전계 효과 트랜지스터(lnsulated Gate Field -Effect Transistor : IGFET)를 포함하며 또 상기 바이폴라 트랜지스터는 측방향(lateral) 바이폴라 트랜지스터를 포함하고, 상기 터미널은 외부 회로를 상기 반도체 기판의 내부 회로에 접속시키기 위하여 입력 터미널 및 출력 터미널 가운데 하나를 포함하며, 또 상기 절연 게이트 전계효과 트랜지스터, 상기 측방향 바이폴라 트랜지스터 및 상기 PN 다이오드는 정전기 보호 소자를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 FET는 절연 게이트 전계 효과 트랜지스터(IGFET)를 포함하고, 또 상기 바이폴라 트랜지스터는 측방향 바이폴라 트랜지스터를 포함하며, 상기 터미널은 상기 반도체 장치의 전원, 접지 전위 및 입출력 터미널 가운데 하나에 접속되고, 상기 절연 게이트 전계 효과 트랜지스터, 상기 측방향 바이폴라 트랜지스터 및 상기 PN 다이오드는 정전기 보호 소자를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서, 과도 입력 전압이 상기 터미널에 인가되는 때, 상기 측방향 바이폴라 트랜지스터는 상기 절연 게이트 전계 효과 트랜지스터의 드레인과 소오스 사이의 전기 흐름에 기인하여 발생되는 전기 전하에 의해 작동되는 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서, 상기 절연 게이트 전계 효과 트랜지스터의 상기 게이트는 상기 측방향 바이폴라 트랜지스터의 상기 베이스의 폭보다 작은 폭을 갖는 것을 특징으로 하는 반도체 장치.
  6. 제2항에 있어서, 상기 절연 게이트 전계 효과 트랜지스터는 상기 측방향 바이폴라 트랜지스터의 베이스의 길이보다 큰 채널 길이를 갖는 것을 특징으로 하는 반도체 장치.
  7. 제2항에 있어서, 상기 절연 게이트 전계 효과 트랜지스터의 상기 드레인 및 상기 소오스 드레인 및 상기소오스의 컨택 홀 종단(end) 사이의 제1거리는 상기 측방향 바이폴라 트랜지스터의 상기 콜렉터 및 상기 에미터의 컨택 홀의 종단 사이의 제2이격 거리(spaced distance)보다 긴 것을 특징으로 하는 반도체 장치.
  8. 제2항에 있어서, 상기 절연 게이트 전계 효과 트랜지스터는 상기 측방향 바이폴라 트랜지스터의 상기 베이스에 부분 접속된 채널 종단을 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제2항에 있어서, 상기 절연 게이트 전계 효과 트랜지스터의 채널 종단과 상기 측방향 바이폴라 트랜지스터의 상기 베이스 사이의 제1거리는 약 8μm인 것을 특징으로 하는 반도체 장치.
  10. 제2항에 있어서, 상기 제1도전형 영역은 상기 반도체 기판 상에 형성된 웰층(well layer)을 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제2항에 있어서, 상기 전극은 과도 입력 전압을 방전하기 위한 것이며, 또 상기 반도체 기판의 주변 둘레에 배치되는 것을 특징으로 하는 반도체 장치.
  12. 터미널을 갖는 반도체 기판 및 보호 회로를 포함하는 반도체 장치에 있어서, 상기 보호 회로는 상기반도체 기판의 제1도전형 영역 상에 형성되며 또 상기 터미널에 접속된 제1도전형의 제1확산층, 전극에 접속된상기 제1도전형의 제2확산층 및 상기 전극에 접속된 게이트 전극을 포함하는 전계 효과 트랜지스터를 포함하며,상기 터미널은 상기 FET의 드레인을 포함하고, 상기 전극은 일정 전위를 갖고, 상기 전극은 상기 FET의 소오스를 포함하며, 상기 제2확산층으로부터 선정된 거리에 위치된 상기 제1도전형의 제3층을 포함하고, 또 상기터미널에 접속된 바이폴라 트랜지스터를 더 포함하고, 상기 터미널은 상기 바이폴라 트랜지스터의 콜렉터를포함하고, 상기 제2확산층은 상기 바이폴라 트랜지스터의 에미터를 포함하며, 또 상기 하나의 도전형 영역은상기 바이폴라 트랜지스터의 베이스를 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서, 상기 FET는 절연 게이트 FET(IGFET)를 포함하고 상기 바이폴라 트랜지스터는 측방향 바이폴라 트랜지스터를 포함하며, 상기 반도체 장치는 상기 제1도전형의 제4확산층을 포함하는 PN 다이오드를 더 포함하고, 상기 제4확산층의 제1부분은 상기 제3확산층으로부터 제2선정된 거리에 위치되며, 상기 제4확산층의 제2부분은 상기 전극 및 상기 제3확산층에 접속되는 것을 특징으로 하는 반도체 장치.
  14. 반도체 장치에 있어서, 반도체 기판; 상기 기판에 접속된 정전기 보호 트랜지스터; 및 상기 기판에 접속되며, 상기 정전기 보호 트랜지스터를 작동시키기 위한 반도체소자를 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서, 상기 정전기 보호 트랜지스터는 측방향 바이폴라 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  16. 제14항에 있어서, 상기 반도체 소자는 절연 게이트 전계 효과 트랜지스터(IGFET)를 포함하는 것을 특징으로 하는 반도체 장치.
  17. 제14항에 있어서, 상기 반도체 소자는 게이트 제어 다이오드(gate control diode)를 포함하는 것을 특징으로 하는 반도체 장치.
  18. 제15항에 있어서, 상기 반도체 소자는 절연 게이트 전계 효과 트랜지스터(IGFET) 및 게이트 제어 다이오드 가운데 최소한 하나를 포함하는 것을 특징으로 하는 반도체 장치.
  19. 반도체 장치 패턴 레이아웃에 있어서, 터미널에 결합된 제1영역; 방전 라인에 결합된 제2영역; 금속 산화물 반도체(MOS) 트랜지스터를 제공하기 위하여 상기 제1 및 제2영역과 함께 작동하는 게이트 전극; 및 상기 터미널에 결합되며, 또 상기 MOS 트랜지스터에 인접되게 제공되는 제3영역을 포함하는 것을 특징으로 하는 반도체 장치 패턴 레이아웃.
  20. 제19항에 있어서, 상기 제2영역은 상기 MOS 트랜지스터의 채널을 정하는 제1변(side) 및 상기 제1변에 대해 실질질적으로 직각인 제2변을 포함하며, 또 상기 제3영역은 상기 제2영역의 상기 제2변에 대해 실질적으로 평행하게 제공되는 것을 특징으로 하는 반도체 장치 패턴 레이아웃.
  21. 제19항에 있어서, 상기 제1영역은 1 내지 5마이크로미터 범위 내에서 상기 제2 영역으로부터 분리되는 것을 특징으로 하는 반도체 장치 패턴 레이아웃.
  22. 제19항에 있어서, 상기 제3영역은 NPN 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치 패턴 레이아웃.
  23. 제22항에 있어서, 상기 MOS 트랜지스터의 게이트 폭은 상기 NPN 트랜지스터의 베이스 폭의 1/20 내지 1/10 범위 내에 속하며, 상기 MOS 트랜지스터의 채널 길이는 상기 NPN 트랜지스터의 베이스 길이보다 긴 것을 특징으로 하는 반도체 장치 패턴 레이아웃.
  24. 제19항에 있어서, 상기 제3영역은 상기 방전 라인에 결합되는 것을 특징으로하는 반도체 장치 패턴 레이아웃.
  25. 반도체 장치 패턴 레이아웃에 있어서, 터미널에 결합된 제1영역; 방전 라인에 결합된 제2영역; 상기 제1 및 제2영역 사이에 결합된 게이트 전극; 및 상기 제1영역의 인접 및 상기 제2영역의 인접 지점 가운데 하나에 제공되는 제3영역을 포함하는 것을 특징으로 하는 반도체 장치 패턴 레이아웃.
  26. 제25항에 있어서, 상기 제1영역은 1 내지 5마이크로미터 범위 내에서 상기 제2 영역으로부터 분리되는 것을 특징으로 하는 반도체 장치 패턴 레이아웃.
  27. 제25항에 있어서, 상기 제2영역은 상기 MOS 트랜지스터의 채널을 정하는 제1변 및 상기 제1변에 대해 실질적으로 직각인 제2변을 포함하며, 또 상기 제3영역은 상기 제2영역의 상기 제2변에 대해 실질적으로 평행하게 제공되는 것을 특징으로 하는 반도체 장치 패턴 레이아웃.
  28. 제25항에 있어서, 상기 제3영역은 NPN 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치 패턴 레이아웃.
  29. 제25항에 있어서, 상기 제3영역은 상기 방전 라인에 결합되는 것을 특징으로 하는 반도체 장치 패턴 레이아웃.
  30. 제27항에 있어서, 상기 제3영역은 NPN 트랜지스터를 포함하며, 내부에서 포지티브 홀이 발생되는 상기 M0S 트랜지스터의 채널 종단 및 상기 NPN 트랜지스터의 베이스들은 서로 인접한 것을 특징으로 하는 반도체 장치 패턴 레이아웃.
  31. 제25항에 있어서, 상기 제3영역은 NPN 트랜지스터를 포함하며, 또 상기 게이트 전극은 다수의 M0S 트랜지스터를 형성하기 위하여 함께 작동하고, 제2NPN 트랜지스터가 상기 게이트 전극의 반대편에 제공되는 것을 특징으로 하는 반도체 장치 패턴 레이아웃.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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