JPH03291970A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03291970A JPH03291970A JP9449490A JP9449490A JPH03291970A JP H03291970 A JPH03291970 A JP H03291970A JP 9449490 A JP9449490 A JP 9449490A JP 9449490 A JP9449490 A JP 9449490A JP H03291970 A JPH03291970 A JP H03291970A
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- JP
- Japan
- Prior art keywords
- layer
- conductivity type
- insulating film
- resistor
- opposite conductivity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置に関し、更に詳しく言えば人力保護回路を有
する半導体装置に関し、 半導体基板に入力保護回路を作成するのに必要な領域を
節約し、半導体装置の一層の高密度化を図ることができ
る半導体装置を提供することを目的とし、 一導電型の半導体基板に互いに間隔をおいて形成された
反対導電型層２反対導電型のソース層及びドレイン層と
、前記ソース層とドレイン層との間の前記半導体基板上
に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形
成され、かつ一部が前記ソース層又はドレイン層上に延
在されて該ソース層又はドレイン層と接続されたゲート
電極と、前記ゲート電極上に一体的に形成された抵抗体
と、前記反対導電型層及び抵抗体と接続され、前記反対
導電型層、抵抗体、ゲート電極、ソース層及びドレイン
層を被覆するバッド電極とを含み構成する。
する半導体装置に関し、 半導体基板に入力保護回路を作成するのに必要な領域を
節約し、半導体装置の一層の高密度化を図ることができ
る半導体装置を提供することを目的とし、 一導電型の半導体基板に互いに間隔をおいて形成された
反対導電型層２反対導電型のソース層及びドレイン層と
、前記ソース層とドレイン層との間の前記半導体基板上
に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形
成され、かつ一部が前記ソース層又はドレイン層上に延
在されて該ソース層又はドレイン層と接続されたゲート
電極と、前記ゲート電極上に一体的に形成された抵抗体
と、前記反対導電型層及び抵抗体と接続され、前記反対
導電型層、抵抗体、ゲート電極、ソース層及びドレイン
層を被覆するバッド電極とを含み構成する。
本発明は、半導体装置に関し、更に詳しく言えば人力保
護回路を有する半導体装置に関する。
護回路を有する半導体装置に関する。
近年、駆動電圧の低電圧化のため、集積回路素子の絶縁
ゲート型電界効果トランジスタのゲート酸化膜が更に薄
くなってきている。このため、特に外部からのノイズ等
が入りやすい入力倒の電界効果トランジスタのゲート絶
縁膜を保護するため、同一チップ上に入力保護回路が形
成されるようになっている。
ゲート型電界効果トランジスタのゲート酸化膜が更に薄
くなってきている。このため、特に外部からのノイズ等
が入りやすい入力倒の電界効果トランジスタのゲート絶
縁膜を保護するため、同一チップ上に入力保護回路が形
成されるようになっている。
第３図（ａ）〜（ｃ）は、従来の半導体集積回路装置の
チップに形成された入力側の保護回路部を示す図である
。
チップに形成された入力側の保護回路部を示す図である
。
第４図（ａ）は保護回路部を含む半導体集積回路装置の
平面図で２図中符号２は入力用の外部リードが接続され
るパッド電極、３は配線である。
平面図で２図中符号２は入力用の外部リードが接続され
るパッド電極、３は配線である。
また、４は入力保護回路部で、ダイオード５．抵抗体６
及びゲートとソース又はドレインとがシジートされた絶
縁ゲート型電界効果トランジスタ（ＭＩＳＴ）７からな
り、同図（ｃ）の等価回路に示すように、ダイオード５
及びＭＩＳＴ７が配線３と接地線との間に並列に設けら
れ、ダイオード５のカソードとＭ Ｉ ＳＴ７のゲート
とが配線３と接続されている。更に、ダイオード５とＭ
ＩＳＴ７とを結ぶ配線３の途中に抵抗体６が直列に設け
られている。
及びゲートとソース又はドレインとがシジートされた絶
縁ゲート型電界効果トランジスタ（ＭＩＳＴ）７からな
り、同図（ｃ）の等価回路に示すように、ダイオード５
及びＭＩＳＴ７が配線３と接地線との間に並列に設けら
れ、ダイオード５のカソードとＭ Ｉ ＳＴ７のゲート
とが配線３と接続されている。更に、ダイオード５とＭ
ＩＳＴ７とを結ぶ配線３の途中に抵抗体６が直列に設け
られている。
また、第３図（ｂ）は、同図（ａ）のＡ−Ａ線断面図で
、図中ダイオード５部において、８はアノードとしての
ｐ型のＳｔ基板１に設けられたｎ゛型のカソード層で、
接続領域９を介して配ｗＡ３と接続されている。
、図中ダイオード５部において、８はアノードとしての
ｐ型のＳｔ基板１に設けられたｎ゛型のカソード層で、
接続領域９を介して配ｗＡ３と接続されている。
更に、ＭＩＳＴ７部において、１０は選択酸化法により
形成されたゲート酸化膜で、両側のＳｉ基基板上ドレイ
ン層１３ａとソース層１３ｂとが形成されている。１１
はゲート絶縁膜１０上のゲート電極で、一部が接続領域
１２を介してソース層１３ｂに接続され、一部が接続領
域１６を介して配線３と接続されている。１５は接続領
域１４によりドレイン層１３ａとＳｉ基基板上をシッー
トする接地電極である。
形成されたゲート酸化膜で、両側のＳｉ基基板上ドレイ
ン層１３ａとソース層１３ｂとが形成されている。１１
はゲート絶縁膜１０上のゲート電極で、一部が接続領域
１２を介してソース層１３ｂに接続され、一部が接続領
域１６を介して配線３と接続されている。１５は接続領
域１４によりドレイン層１３ａとＳｉ基基板上をシッー
トする接地電極である。
このような入力保護回路によれば、人力にノイズなど正
の過電圧が入った場合、ＭＩ ＳＴ７がオンしてこれを
吸収する。また、入力に負の過電圧が入った場合、ダイ
オード５がオンしてこれを吸収する。更に、抵抗体６は
主回路のＭＩＳＴのゲート電極に加わる過電圧の立ち上
がりを遅くしたり、過電流を制限したりするために設け
られている。これにより、主回路のＭＩＳＴのゲート絶
縁膜が保護される。
の過電圧が入った場合、ＭＩ ＳＴ７がオンしてこれを
吸収する。また、入力に負の過電圧が入った場合、ダイ
オード５がオンしてこれを吸収する。更に、抵抗体６は
主回路のＭＩＳＴのゲート電極に加わる過電圧の立ち上
がりを遅くしたり、過電流を制限したりするために設け
られている。これにより、主回路のＭＩＳＴのゲート絶
縁膜が保護される。
しかしながら、入力保護回路部を設けるための特別の領
域がチップ上に必要となるので、集積回路装置を高密度
化する場合、制限を受けるという問題がある。
域がチップ上に必要となるので、集積回路装置を高密度
化する場合、制限を受けるという問題がある。
本発明はかかる従来の問題点に鑑みてなされたもので、
半導体基板に人力保護回路を作成するのに必要な領域を
節約し、半導体装置の一層の高密度化を図ることができ
る半導体装置を提供することを目的とする。
半導体基板に人力保護回路を作成するのに必要な領域を
節約し、半導体装置の一層の高密度化を図ることができ
る半導体装置を提供することを目的とする。
上記課題は、第１に、一導電型の半導体基板に互いに間
隔をおいて形成された反対導電型層３反対導電型のソー
ス層及びドレイン層と、前記ソース層とドレイン層との
間の前記半導体基板上に形成されたゲート絶縁膜と、前
記ゲート絶縁膜上に形成され、かつ一部が前記ソース層
又はドレイン層上に延在されて該ソース層又はドレイン
層と接続されたゲート電極と、前記ゲート電極上に一体
的に形成された抵抗体と、前記反対導電型層及び抵抗体
と接続され、前記反対導電型層、抵抗体。
隔をおいて形成された反対導電型層３反対導電型のソー
ス層及びドレイン層と、前記ソース層とドレイン層との
間の前記半導体基板上に形成されたゲート絶縁膜と、前
記ゲート絶縁膜上に形成され、かつ一部が前記ソース層
又はドレイン層上に延在されて該ソース層又はドレイン
層と接続されたゲート電極と、前記ゲート電極上に一体
的に形成された抵抗体と、前記反対導電型層及び抵抗体
と接続され、前記反対導電型層、抵抗体。
ゲート電極、ソース層及びドレイン層を被覆するパッド
電極とを有することを特徴とする半導体装直によって解
決され、 第２に、一導電型の半導体基板に互いに間隔をおいて形
成された反対導電型のソース層及びドレイン層と、前記
半導体基板に前記ソース層又はドレイン層と一体的に形
成された反対導電型層と、前記ソース層とドレイン層と
の間の前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、かつ一部が前記ソース
層又はドレイン層に延在されて該ソース層又はドレイン
層と接続されたゲート電極と、前記ゲート電極を被覆す
る絶縁膜と、前記反対導電型層上に形成された抵抗体と
、前記抵抗体と接続され、前記反対導電型層、抵抗体、
ゲート電極、ソース層及びドレイン層を被覆するパッド
電極を有することを特徴とする半導体装置によって解決
される。
電極とを有することを特徴とする半導体装直によって解
決され、 第２に、一導電型の半導体基板に互いに間隔をおいて形
成された反対導電型のソース層及びドレイン層と、前記
半導体基板に前記ソース層又はドレイン層と一体的に形
成された反対導電型層と、前記ソース層とドレイン層と
の間の前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、かつ一部が前記ソース
層又はドレイン層に延在されて該ソース層又はドレイン
層と接続されたゲート電極と、前記ゲート電極を被覆す
る絶縁膜と、前記反対導電型層上に形成された抵抗体と
、前記抵抗体と接続され、前記反対導電型層、抵抗体、
ゲート電極、ソース層及びドレイン層を被覆するパッド
電極を有することを特徴とする半導体装置によって解決
される。
第１及び第２の発明の半導体装置によれば、通常−辺が
１２０〜１５０μｍの方形状のパッド電極の下の半導体
基板を利用して、反対導電型層を含むダイオード、抵抗
体、及びソース層／ゲート電極／ドレイン層を含む絶縁
ゲート型電界効果トランジスタからなる保護回路部が形
成されているので、集積回路装置のチップ上に保護回路
設置のための特別な領域を必要とせず、従って、集積回
路装置の高密度化を図ることができる。
１２０〜１５０μｍの方形状のパッド電極の下の半導体
基板を利用して、反対導電型層を含むダイオード、抵抗
体、及びソース層／ゲート電極／ドレイン層を含む絶縁
ゲート型電界効果トランジスタからなる保護回路部が形
成されているので、集積回路装置のチップ上に保護回路
設置のための特別な領域を必要とせず、従って、集積回
路装置の高密度化を図ることができる。
以下、図面を参照しながら第１及び第２の発明の実施例
について説明する。
について説明する。
■第１の発明の実施例
第１図（ａ）〜（ｃ）は、第１の発明の実施例に係る入
力端の保護回路素子を示す図である。
力端の保護回路素子を示す図である。
同図（ａ）は平面図で５図中符号１９はｐ型のＳｉ基板
１８上の一辺が約１５０μｍ、膜厚約２μ−のＡＩ膜か
らなる方形状のパッド電極で、ここに不図示の入力用の
外部リードが接続される。
１８上の一辺が約１５０μｍ、膜厚約２μ−のＡＩ膜か
らなる方形状のパッド電極で、ここに不図示の入力用の
外部リードが接続される。
また、パッド電極１９の下部は入力保護回路部となって
おり、ダイオード２０．抵抗体２１及び絶縁ゲート型電
界効果トランジスタ（ＭＩＳＴ）２２が、同図（ｃ）の
等価回路に示すように配置されている。即ち、ダイオー
ド２０のカソードがパッド電極１９と接続され、Ｍ Ｉ
ＳＴ２２のドレインとシぢ一トされたゲートが抵抗体
２１を介してパッド電極１９と接続されている。
おり、ダイオード２０．抵抗体２１及び絶縁ゲート型電
界効果トランジスタ（ＭＩＳＴ）２２が、同図（ｃ）の
等価回路に示すように配置されている。即ち、ダイオー
ド２０のカソードがパッド電極１９と接続され、Ｍ Ｉ
ＳＴ２２のドレインとシぢ一トされたゲートが抵抗体
２１を介してパッド電極１９と接続されている。
また、第１図（ｂ）は、同図（ａ）のＢ−Ｂ線断面図で
、図中ダイオード２０部において、２３はアノードとし
てのｐ型のＳｉ基＠１８に設けられたｎ゛型のカソード
層（反対導電型層）で、接続領域２４を介してパッド電
極１９と接続されている。
、図中ダイオード２０部において、２３はアノードとし
てのｐ型のＳｉ基＠１８に設けられたｎ゛型のカソード
層（反対導電型層）で、接続領域２４を介してパッド電
極１９と接続されている。
更に、ＭＩＳ７２２部において、２５は選択酸化法によ
り形成された膜厚約２０００ÅのＳｉＯ□膜からなるゲ
ート絶縁膜で、両側のＳｉ基板１８にｎ゛型のドレイン
層２８ａとソース層２８ｂとが形成され、ゲート絶縁膜
２５の膜厚はダイオード２０の逆耐圧よりも小さい電圧
でチャネルが形成されるような膜厚に調整されている。
り形成された膜厚約２０００ÅのＳｉＯ□膜からなるゲ
ート絶縁膜で、両側のＳｉ基板１８にｎ゛型のドレイン
層２８ａとソース層２８ｂとが形成され、ゲート絶縁膜
２５の膜厚はダイオード２０の逆耐圧よりも小さい電圧
でチャネルが形成されるような膜厚に調整されている。
２６はゲート絶縁Ｍ２５上のｎ゛型のポリシリコン膜か
らなる低抵抗のゲート電極で、一部が接続領域２７を介
してソース層２８ａに接続され、上部のｎ型のポリシリ
コン膜からなる抵抗体２１を介してパッド電極１９と接
続されている。更に、このゲート電極２６は、第１図（
ａ）に示すように、接続配＊２６ａによりパッド電極１
９の被覆する領域の外側に引き出されて主回路のＭＩＳ
Ｔのゲート電極に接続されている。なお、ソース層２８
ｂは不図示の接地電極によりＳｉ基板１８とシｇ−トさ
れている。
らなる低抵抗のゲート電極で、一部が接続領域２７を介
してソース層２８ａに接続され、上部のｎ型のポリシリ
コン膜からなる抵抗体２１を介してパッド電極１９と接
続されている。更に、このゲート電極２６は、第１図（
ａ）に示すように、接続配＊２６ａによりパッド電極１
９の被覆する領域の外側に引き出されて主回路のＭＩＳ
Ｔのゲート電極に接続されている。なお、ソース層２８
ｂは不図示の接地電極によりＳｉ基板１８とシｇ−トさ
れている。
次に、このような入力保護回路を用いて過電圧を吸収す
る場合について第１図（ｂ）、（ｃ）を参照しながら説
明する。即ち、入力に正の過電圧が入った場合、Ｍ Ｉ
Ｓｒ１２のゲート絶縁膜２５下のＳｉ基板１８表面が
ｎ型反転し、ドレイン層２８ａとソース層２８ｂとが接
続することによりＭＩＳＴ２２がオンしてこれを吸収す
る。また、入力に負の過電圧が入った場合、ダイオード
２０が順方向に導通することによりこれを吸収する。更
に、抵抗体２１は主回路のＭＩＳＴのゲート電極に加わ
る過電圧の立ち上がりを遅くしたり、過電流を制限した
りするために設けられている。これにより、主回路のＭ
ＩＳＴのゲート絶縁膜を保護することができる。
る場合について第１図（ｂ）、（ｃ）を参照しながら説
明する。即ち、入力に正の過電圧が入った場合、Ｍ Ｉ
Ｓｒ１２のゲート絶縁膜２５下のＳｉ基板１８表面が
ｎ型反転し、ドレイン層２８ａとソース層２８ｂとが接
続することによりＭＩＳＴ２２がオンしてこれを吸収す
る。また、入力に負の過電圧が入った場合、ダイオード
２０が順方向に導通することによりこれを吸収する。更
に、抵抗体２１は主回路のＭＩＳＴのゲート電極に加わ
る過電圧の立ち上がりを遅くしたり、過電流を制限した
りするために設けられている。これにより、主回路のＭ
ＩＳＴのゲート絶縁膜を保護することができる。
以上のように、第１の発明の実施例の半導体装置によれ
ば、上記の機能を有する入力保護回路部がパッド電極１
９の下部にすべて形成されているので、特別な領域を必
要としない。従って、過電圧入力に対する半導体装置の
強度を強くするとともに高密度化を図ることができる。
ば、上記の機能を有する入力保護回路部がパッド電極１
９の下部にすべて形成されているので、特別な領域を必
要としない。従って、過電圧入力に対する半導体装置の
強度を強くするとともに高密度化を図ることができる。
■第２の発明の実施例
第２図（ａ）〜（ｃ）は、第２の発明の実施例に係る入
力側の保護回路部を示す図である。
力側の保護回路部を示す図である。
同図（ａ）は平面図で９図中符号３１はｐ型のＳｉ基板
３０上の一辺が１２０〜１５０ μｍ、膜厚約２μ−〇
Ａｔ膜からなる方形状のパッド電極で、ここには不図示
の人力用の外部リードが接続される。
３０上の一辺が１２０〜１５０ μｍ、膜厚約２μ−〇
Ａｔ膜からなる方形状のパッド電極で、ここには不図示
の人力用の外部リードが接続される。
また、パッド電極３１の下部は入力保！１！回路部とな
っており、ダイオード３２．抵抗体３３及びＭ Ｉ Ｓ
ｒ１４が、同図（ｃ）の等価回路に示すように配置され
ている。即ち、ダイオード３２とＭＩ Ｓｒ１４とが並
列に形成され、ダイオード３２のカソード、及びＭ Ｉ
Ｓｒ１４のドレインとショートされたゲートが抵抗体
３３を介してパッド電極３１と接続されている。
っており、ダイオード３２．抵抗体３３及びＭ Ｉ Ｓ
ｒ１４が、同図（ｃ）の等価回路に示すように配置され
ている。即ち、ダイオード３２とＭＩ Ｓｒ１４とが並
列に形成され、ダイオード３２のカソード、及びＭ Ｉ
Ｓｒ１４のドレインとショートされたゲートが抵抗体
３３を介してパッド電極３１と接続されている。
また、同図（ｂ）は、同図（ａ）のＣ−Ｃ線断面図で、
図中ダイオード３２部において、３８ｃはアノードとし
てのｐ型のＳｉ基板３０に設けられたｎ゛型のカソード
層（反対導電型層）で、接続領域３９及びｎ型不純物が
導入されたポリシリコン膜からなる抵抗体３３を介して
パッド電極３１と接続されている。なお、同図に示すよ
うに、ダイオード３２のカソード層３８ｃとＭ Ｉ Ｓ
ｒ１４のドレイン層３８ａとは一体的に形成されている
。
図中ダイオード３２部において、３８ｃはアノードとし
てのｐ型のＳｉ基板３０に設けられたｎ゛型のカソード
層（反対導電型層）で、接続領域３９及びｎ型不純物が
導入されたポリシリコン膜からなる抵抗体３３を介して
パッド電極３１と接続されている。なお、同図に示すよ
うに、ダイオード３２のカソード層３８ｃとＭ Ｉ Ｓ
ｒ１４のドレイン層３８ａとは一体的に形成されている
。
更に、ＭＩＳＴ３４部において、３５は選択酸化法によ
り形成された膜厚約２０００人のゲート絶縁膜で、両側
のＳｉ基Ｆｉ３０にｎ０型のドレイン層３８ａとソース
層３８ｂとが形成され、ゲート絶縁膜３５の膜厚はダイ
オード３２の逆耐圧よりも小さい電圧でチャネルが形成
されるような膜厚に調整されている。３６はゲート絶縁
膜３５上のｎ゛型のポリシリコン膜からなる低抵抗のゲ
ート電極で、一部が接続領域３７を介してドレイン層３
８ａに接続され、上部はパッドを極３１と絶縁するため
５ｉ０２膜４０により被覆されている。また、このゲー
ト電極３６は、ゲート電極３６と一体的に形成された第
２図（ａ）に示す接続配線３６ａによりパッド電極３１
が被覆する領域の外側に引き出されて主回路のＭＩＳＴ
のゲート１を極に接続されている。
り形成された膜厚約２０００人のゲート絶縁膜で、両側
のＳｉ基Ｆｉ３０にｎ０型のドレイン層３８ａとソース
層３８ｂとが形成され、ゲート絶縁膜３５の膜厚はダイ
オード３２の逆耐圧よりも小さい電圧でチャネルが形成
されるような膜厚に調整されている。３６はゲート絶縁
膜３５上のｎ゛型のポリシリコン膜からなる低抵抗のゲ
ート電極で、一部が接続領域３７を介してドレイン層３
８ａに接続され、上部はパッドを極３１と絶縁するため
５ｉ０２膜４０により被覆されている。また、このゲー
ト電極３６は、ゲート電極３６と一体的に形成された第
２図（ａ）に示す接続配線３６ａによりパッド電極３１
が被覆する領域の外側に引き出されて主回路のＭＩＳＴ
のゲート１を極に接続されている。
次に、このような入力保護回路を用いて過電圧を吸収す
る場合について説明する。即ち、入力に負の過電圧が入
った場合、ダイオード３２が順方向に導通してこれを吸
収し、また、人力に正の過電圧が入った場合、Ｍ Ｔ
Ｓｒ１４がオンしてこれを吸収する。更に、抵抗体３３
は主回路のＭＩＳＴのゲート電極に加わる過電圧の立ち
上がりを遅くしたり、過電流を制限したりするために設
けられている。これにより、主回路のＭＩＳＴのゲート
絶縁膜を保護することができる。
る場合について説明する。即ち、入力に負の過電圧が入
った場合、ダイオード３２が順方向に導通してこれを吸
収し、また、人力に正の過電圧が入った場合、Ｍ Ｔ
Ｓｒ１４がオンしてこれを吸収する。更に、抵抗体３３
は主回路のＭＩＳＴのゲート電極に加わる過電圧の立ち
上がりを遅くしたり、過電流を制限したりするために設
けられている。これにより、主回路のＭＩＳＴのゲート
絶縁膜を保護することができる。
以上のように、第２の発明の実施例の半導体装置によれ
ば、上記の機能を有する入力保護回路部がパッド電極３
１の下にすべて形成されているので、特別な領域を必要
とゼす、従って、半導体装置の過電圧入カム二対する強
度を強くするとともに高密度化を図ることができる。
ば、上記の機能を有する入力保護回路部がパッド電極３
１の下にすべて形成されているので、特別な領域を必要
とゼす、従って、半導体装置の過電圧入カム二対する強
度を強くするとともに高密度化を図ることができる。
〔発明の効果］
以上のように、第１及び第２の発明の半導体装置によれ
ば、パッド電極の下部の半導体基板を利用して必要な保
護素子を全て集合させた保護回路部を設けているので、
半導体集積回路装置のチップ上に保護回路設置のための
特別な領域を必要としない。
ば、パッド電極の下部の半導体基板を利用して必要な保
護素子を全て集合させた保護回路部を設けているので、
半導体集積回路装置のチップ上に保護回路設置のための
特別な領域を必要としない。
従って、半導体集積回路装置の過電圧入力に対する強度
を強くするとともに高密度化を図ることができる。
を強くするとともに高密度化を図ることができる。
第１図は、第１の発明の実施例の保護回路装置を説明す
る図、 第２図は、第２の発明の実施例の保護回路装置を説明す
る図、 第３図は、従来例の保護回路装置を説明する図である。 〔符号の説明〕 １・・・Ｓｔ基板、 ２．１９．３１・・・パッド電極、 ３・・・配線、 ４・・・入力保護回路部、 ５．２０．３２・・・ダイオード、 ６．２１．３３・・・抵抗体、 ７．２２．３４・・・絶縁ゲート型電界効果トランジス
タ（ＭＩＳＴ）、 ８・・・カソード層、 ９．１２，１４，１６，２４，２７，２９．３７３９・
・・接続領域、 ！０，２５．３５・・・ゲート絶縁膜、１１．２６．３
６・・・ゲート電極、 １３ａ 、 ２８ａ 、 ３８ａ ・・・ドレイン層、
１３ｂ、２８ｂ、３８ｂ・・・ソース層、１５・・・接
地電極、 １７、 ３０． ４ （１・・５ｉＯｚ膜、１８．４１
・・・Ｓｔ基板（半導体基板）、２３．３８ｃ・・・カ
ソード層（反対Ｓ電型層）。
る図、 第２図は、第２の発明の実施例の保護回路装置を説明す
る図、 第３図は、従来例の保護回路装置を説明する図である。 〔符号の説明〕 １・・・Ｓｔ基板、 ２．１９．３１・・・パッド電極、 ３・・・配線、 ４・・・入力保護回路部、 ５．２０．３２・・・ダイオード、 ６．２１．３３・・・抵抗体、 ７．２２．３４・・・絶縁ゲート型電界効果トランジス
タ（ＭＩＳＴ）、 ８・・・カソード層、 ９．１２，１４，１６，２４，２７，２９．３７３９・
・・接続領域、 ！０，２５．３５・・・ゲート絶縁膜、１１．２６．３
６・・・ゲート電極、 １３ａ 、 ２８ａ 、 ３８ａ ・・・ドレイン層、
１３ｂ、２８ｂ、３８ｂ・・・ソース層、１５・・・接
地電極、 １７、 ３０． ４ （１・・５ｉＯｚ膜、１８．４１
・・・Ｓｔ基板（半導体基板）、２３．３８ｃ・・・カ
ソード層（反対Ｓ電型層）。
Claims (2)
- （１）一導電型の半導体基板に互いに間隔をおいて形成
された反対導電型層、反対導電型のソース層及びドレイ
ン層と、 前記ソース層とドレイン層との間の前記半導体基板上に
形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成され、かつ一部が前記ソース
層又はドレイン層上に延在されて該ソース層又はドレイ
ン層と接続されたゲート電極と、前記ゲート電極上に一
体的に形成された抵抗体と、 前記反対導電型層及び抵抗体と接続され、前記反対導電
型層、抵抗体、ゲート電極、ソース層及びドレイン層を
被覆するパッド電極とを有することを特徴とする半導体
装置。 - （２）一導電型の半導体基板に互いに間隔をおいて形成
された反対導電型のソース層及びドレイン層と、 前記半導体基板に前記ソース層又はドレイン層と一体的
に形成された反対導電型層と、 前記ソース層とドレイン層との間の前記半導体基板上に
形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成され、かつ一部が前記ソース
層又はドレイン層に延在されて該ソース層又はドレイン
層と接続されたゲート電極と、前記ゲート電極を被覆す
る絶縁膜と、 前記反対導電型層上に形成された抵抗体と、前記抵抗体
と接続され、前記反対導電型層、抵抗体、ゲート電極、
ソース層及びドレイン層を被覆するパッド電極を有する
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9449490A JPH03291970A (ja) | 1990-04-09 | 1990-04-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9449490A JPH03291970A (ja) | 1990-04-09 | 1990-04-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03291970A true JPH03291970A (ja) | 1991-12-24 |
Family
ID=14111852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9449490A Pending JPH03291970A (ja) | 1990-04-09 | 1990-04-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03291970A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995003625A1 (en) * | 1993-07-23 | 1995-02-02 | Vlsi Technology, Inc. | Pad structure with parasitic mos transistor for use with semiconductor devices |
| JP2008182258A (ja) * | 2008-03-07 | 2008-08-07 | Mitsumi Electric Co Ltd | 半導体装置 |
-
1990
- 1990-04-09 JP JP9449490A patent/JPH03291970A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995003625A1 (en) * | 1993-07-23 | 1995-02-02 | Vlsi Technology, Inc. | Pad structure with parasitic mos transistor for use with semiconductor devices |
| US5517048A (en) * | 1993-07-23 | 1996-05-14 | Vlsi Technology, Inc. | Pad structure with parasitic MOS transistor for use with semiconductor devices |
| JP2008182258A (ja) * | 2008-03-07 | 2008-08-07 | Mitsumi Electric Co Ltd | 半導体装置 |
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