JPS6355871B2 - - Google Patents
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- JPS6355871B2 JPS6355871B2 JP57086012A JP8601282A JPS6355871B2 JP S6355871 B2 JPS6355871 B2 JP S6355871B2 JP 57086012 A JP57086012 A JP 57086012A JP 8601282 A JP8601282 A JP 8601282A JP S6355871 B2 JPS6355871 B2 JP S6355871B2
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- electrode
- input pad
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体集積回路装置の構造に係り、特
に半導体集積回路装置の静電耐量を増す構造に関
する。
に半導体集積回路装置の静電耐量を増す構造に関
する。
(b) 技術の背景
MOS LSI等のMOS型半導体集積回路（IC）の
入力端子は、通常MOSトランジスタのゲート電
極に接続されているが、該ゲート電極は極めて絶
縁抵抗の高い酸化膜等により絶縁されているの
で、衣服、プラスチツク容器、その他LSIの保
存、取扱い中に発生する静電気によつて高い電圧
が加わり易い。この場合ゲート電極と半導体基板
間に形成されているゲート酸化膜が数100〔Å〕程
度の薄い膜であるために、数10〔Ｖ〕程度の低い
電圧で絶縁破壊を起しMOSトランジスタの機能
が失われる。
入力端子は、通常MOSトランジスタのゲート電
極に接続されているが、該ゲート電極は極めて絶
縁抵抗の高い酸化膜等により絶縁されているの
で、衣服、プラスチツク容器、その他LSIの保
存、取扱い中に発生する静電気によつて高い電圧
が加わり易い。この場合ゲート電極と半導体基板
間に形成されているゲート酸化膜が数100〔Å〕程
度の薄い膜であるために、数10〔Ｖ〕程度の低い
電圧で絶縁破壊を起しMOSトランジスタの機能
が失われる。
そのためMOS LSIに於ては、静電気やその他
の誤つて加えられる過電圧から特に容量の小さい
入力MOSトランジスタを保護するために入力保
護回路が配設される。
の誤つて加えられる過電圧から特に容量の小さい
入力MOSトランジスタを保護するために入力保
護回路が配設される。
(c) 従来技術と問題点
入力保護回路に必要な特性は、LSIの正常な動
作範囲に於ては電流を流さず、異常電圧に対して
はゲートの破壊電圧よりも充分低い電圧で電流を
流して入力回路をクランプし、更にサージ電圧に
対して速やかに応答することである。
作範囲に於ては電流を流さず、異常電圧に対して
はゲートの破壊電圧よりも充分低い電圧で電流を
流して入力回路をクランプし、更にサージ電圧に
対して速やかに応答することである。
これらの条件を満たすものとして従来から用い
られている回路は、例えばｎチヤネルMOSに於
ては第１図に示すように、入力端子と入力MOS
トランジスタTRのゲート電極Ｇ間にPn接合ダイ
オード（Di）や直列抵抗Ｒが挿入された構造を
有しており基板Ｓに対して負電圧が入力端子に加
わつた時にはPn接合ダイオード（Di）の順方向
特性によつてこれをクランプし、正電圧が加わつ
た時にはダイオードDiの回復可能なブレークダ
ウンによつてこれをクランプし、更に直列抵抗の
分圧効果を利用してそのクランプ効果を更に向上
せしめる機能を有してなつていた。
られている回路は、例えばｎチヤネルMOSに於
ては第１図に示すように、入力端子と入力MOS
トランジスタTRのゲート電極Ｇ間にPn接合ダイ
オード（Di）や直列抵抗Ｒが挿入された構造を
有しており基板Ｓに対して負電圧が入力端子に加
わつた時にはPn接合ダイオード（Di）の順方向
特性によつてこれをクランプし、正電圧が加わつ
た時にはダイオードDiの回復可能なブレークダ
ウンによつてこれをクランプし、更に直列抵抗の
分圧効果を利用してそのクランプ効果を更に向上
せしめる機能を有してなつていた。
第２図は上記従来の入力保護回路の構造を示し
たもので、同図に於けるイはその透視平面図、ロ
はそのＡ−A′矢視断面図である。
たもので、同図に於けるイはその透視平面図、ロ
はそのＡ−A′矢視断面図である。
即ち従来の入力保護回路に於て、入力MOSト
ランジスタTRのゲート電極Ｇは、例えばＰ型半
導体基板１に形成したn+型拡散領域２の一端部
に、電極コンタクト窓３ａおよび３ｃと上層配線
Ｌを介して接続され、入力端子即ち入力パツド電
極５は電極コンタクト窓３ｂを介してn+型拡散
領域２の他端部に接続されてなつていた。なお第
２図イに於ては、絶縁膜を省略して図示してあ
り、又第２図イに於て６及び７はn+型ドレイン
領域、第２図ロに於て８はフイールド酸化膜、９
はりん珪酸ガラス（PSG）絶縁膜を示す。
ランジスタTRのゲート電極Ｇは、例えばＰ型半
導体基板１に形成したn+型拡散領域２の一端部
に、電極コンタクト窓３ａおよび３ｃと上層配線
Ｌを介して接続され、入力端子即ち入力パツド電
極５は電極コンタクト窓３ｂを介してn+型拡散
領域２の他端部に接続されてなつていた。なお第
２図イに於ては、絶縁膜を省略して図示してあ
り、又第２図イに於て６及び７はn+型ドレイン
領域、第２図ロに於て８はフイールド酸化膜、９
はりん珪酸ガラス（PSG）絶縁膜を示す。
そして該構造に於ては、n+型拡散領域２とｐ
型半導体基板１の接合部に前記クランプ用のpn
接合ダイオード（Di）が形成され、更にn+型拡
散領域２が前記分圧効果を有する直列抵抗および
接合容量を構成する。
型半導体基板１の接合部に前記クランプ用のpn
接合ダイオード（Di）が形成され、更にn+型拡
散領域２が前記分圧効果を有する直列抵抗および
接合容量を構成する。
このような従来構造に於ては、n+型拡散領域
２が微小であり、入力パツド電極５及び入力
MOSトランジスタTRのゲート電極Ｇと該n+拡散
領域２との接続が電極コンタクト窓３ａ，３ｂ，
３ｃを介してなされる。そのため入力パツド電極
５に静電気等の高電圧が印加された際に、前記コ
ンタクト窓部に電界が集中するので接続破壊や接
合破壊を起し、回路が切断される場合がある。
２が微小であり、入力パツド電極５及び入力
MOSトランジスタTRのゲート電極Ｇと該n+拡散
領域２との接続が電極コンタクト窓３ａ，３ｂ，
３ｃを介してなされる。そのため入力パツド電極
５に静電気等の高電圧が印加された際に、前記コ
ンタクト窓部に電界が集中するので接続破壊や接
合破壊を起し、回路が切断される場合がある。
(d) 発明の目的
本発明の目的は、上記入力トランジスタ保護用
の直列抵抗及びクランプ・ダイオードとなる第１
の不純物拡散領域と入力パツド電極の間に、所望
の接合容量を有し、且つ多数の電極コンタクト部
を有する第２の不純物拡散領域を並列に接続する
ことにより、前記第１の不純物拡散領域と入力パ
ツド電極の接続部に高パワーのサージ電圧が短時
間に印加されるのを防止せしめることにより、上
記問題点を除去することにある。
の直列抵抗及びクランプ・ダイオードとなる第１
の不純物拡散領域と入力パツド電極の間に、所望
の接合容量を有し、且つ多数の電極コンタクト部
を有する第２の不純物拡散領域を並列に接続する
ことにより、前記第１の不純物拡散領域と入力パ
ツド電極の接続部に高パワーのサージ電圧が短時
間に印加されるのを防止せしめることにより、上
記問題点を除去することにある。
(e) 発明の構成
即ち本発明は、入力トランジスタに第１の不純
物拡散領域の一端部が接続され、該第１の不純物
拡散領域の他端部に入力パツド電極が接続される
半導体集積回路装置に於て、入力パツド電極の近
傍に前記第１の不純物拡散領域と同導電型の第２
の不純物拡散領域を設け、該第２の不純物拡散領
域を、該第２の不純物拡散領域上の絶縁膜に設け
た複数の電極コンタクト窓を介して該第２の不純
物拡散領域に前記入力パツド電極を接続してなる
ことを特徴とする。
物拡散領域の一端部が接続され、該第１の不純物
拡散領域の他端部に入力パツド電極が接続される
半導体集積回路装置に於て、入力パツド電極の近
傍に前記第１の不純物拡散領域と同導電型の第２
の不純物拡散領域を設け、該第２の不純物拡散領
域を、該第２の不純物拡散領域上の絶縁膜に設け
た複数の電極コンタクト窓を介して該第２の不純
物拡散領域に前記入力パツド電極を接続してなる
ことを特徴とする。
(f) 発明の実施例
以下本発明を一実施例について、第３図に示す
透視平面図イ及びそのＡ−A′矢視断面図ロを用
いて詳細に説明する。
透視平面図イ及びそのＡ−A′矢視断面図ロを用
いて詳細に説明する。
なお透視平面図イに於ては、下層の絶縁膜及び
カバー絶縁膜は省略されている。
カバー絶縁膜は省略されている。
本発明の構造に於ては、例えば第３図イ及びロ
に示すように、フイールド酸化膜１１の上部領域
に下層PSG絶縁膜１２を介してアルミニウム
（Al）等からなる入力パツド電極１３が配設され
る。この入力パツド電極１３はその延出部１３′
の端部に於て、下層PSG絶縁膜１２の電極コン
タクト窓１４ａを介してｐ型シリコン（Si）基板
１５面に形成された第１のN+型拡散領域１６の
一端部に接続される。なお該第１のN+型拡散領
域１６は入力MOSトランジスタTRの保護抵抗及
びクランプ・ダイオードの機能を有しており、従
つて別の一端部は下層PSG絶縁膜１２の電極コ
ンタクト窓１４ｂ，１４ｃ及び上層配線Ｌを介し
て入力トランジスタTRのゲート電極Ｇに接続さ
れる。
に示すように、フイールド酸化膜１１の上部領域
に下層PSG絶縁膜１２を介してアルミニウム
（Al）等からなる入力パツド電極１３が配設され
る。この入力パツド電極１３はその延出部１３′
の端部に於て、下層PSG絶縁膜１２の電極コン
タクト窓１４ａを介してｐ型シリコン（Si）基板
１５面に形成された第１のN+型拡散領域１６の
一端部に接続される。なお該第１のN+型拡散領
域１６は入力MOSトランジスタTRの保護抵抗及
びクランプ・ダイオードの機能を有しており、従
つて別の一端部は下層PSG絶縁膜１２の電極コ
ンタクト窓１４ｂ，１４ｃ及び上層配線Ｌを介し
て入力トランジスタTRのゲート電極Ｇに接続さ
れる。
そして入力パツド電極１３近傍周辺部のｐ型Si
基板１５面に、該入力パツド電極１３を囲むよう
に第２のN+型拡散領域１７が配設されている。
そして該第２のN+型拡散領域１７は前記入力パ
ツド電極１３と第１のN+型拡散領域１６の間、
即ち入力パツド電極延出部１３′から入力バツド
電極１３と並列に入力パツド電極１３を囲む状態
に延出された環状電極１８によつて、第２のN+
型拡散領域１７上の下層PSG絶縁膜１２に形成
した多数個の電極コンタクト窓１４ｄ〜１４ｓを
介して、入力パツド電極１３に接続されてなつて
いる。
基板１５面に、該入力パツド電極１３を囲むよう
に第２のN+型拡散領域１７が配設されている。
そして該第２のN+型拡散領域１７は前記入力パ
ツド電極１３と第１のN+型拡散領域１６の間、
即ち入力パツド電極延出部１３′から入力バツド
電極１３と並列に入力パツド電極１３を囲む状態
に延出された環状電極１８によつて、第２のN+
型拡散領域１７上の下層PSG絶縁膜１２に形成
した多数個の電極コンタクト窓１４ｄ〜１４ｓを
介して、入力パツド電極１３に接続されてなつて
いる。
上記構造に於ては、入力パツド電極１３に印加
された静電気等の瞬時的高電圧は入力パツド電極
１３に接続している環状電極１８を経て、多数個
の電極コンタクト窓１４ｄ〜１４ｓに分散されこ
れら電極窓１４ｄ〜１４ｓを介して第２のN+型
拡散領域１７とｐ型Si基板１５間に形成される接
合容量に一時的に蓄積され、該容量と第１のN+
型拡散領域１６の抵抗とで構成される遅延特性に
沿つて徐々にクランプ・ダイオード（Di）を経
て放出されるので、入力MOSトランジスタTRの
ゲートＧ保護機能を持つ第１のN+型拡散領域１
６と入力パツド電極１３を接続するコンタクト窓
１４ａ部、及び第１のN+型拡散領域１６とゲー
ト電極Ｇを接続するコンタクト窓１４ｂ及び１４
ｃ部に高電圧が短時間に集中印加されることがな
くなる。
された静電気等の瞬時的高電圧は入力パツド電極
１３に接続している環状電極１８を経て、多数個
の電極コンタクト窓１４ｄ〜１４ｓに分散されこ
れら電極窓１４ｄ〜１４ｓを介して第２のN+型
拡散領域１７とｐ型Si基板１５間に形成される接
合容量に一時的に蓄積され、該容量と第１のN+
型拡散領域１６の抵抗とで構成される遅延特性に
沿つて徐々にクランプ・ダイオード（Di）を経
て放出されるので、入力MOSトランジスタTRの
ゲートＧ保護機能を持つ第１のN+型拡散領域１
６と入力パツド電極１３を接続するコンタクト窓
１４ａ部、及び第１のN+型拡散領域１６とゲー
ト電極Ｇを接続するコンタクト窓１４ｂ及び１４
ｃ部に高電圧が短時間に集中印加されることがな
くなる。
上記実施例に於ては、第２のN+型拡散領域１
７を入力パツド電極１３を囲む環状に形成した
が、該第２のN+型拡散領域は上記環状に限らな
い。即ち一部が欠けた不完全環状でも良く、又入
力パツド電極の近傍に１箇所又は数箇所に分けて
形成してもよい。そしてその容量はいずれの場合
も、該ICの動作速度を考慮して適切な値に選ば
ねばならない。
７を入力パツド電極１３を囲む環状に形成した
が、該第２のN+型拡散領域は上記環状に限らな
い。即ち一部が欠けた不完全環状でも良く、又入
力パツド電極の近傍に１箇所又は数箇所に分けて
形成してもよい。そしてその容量はいずれの場合
も、該ICの動作速度を考慮して適切な値に選ば
ねばならない。
なお上記実施例の構造を形成する際に、通常の
MOS ICを形成する工程以外に別な工程が追加さ
れ製造工程が複雑化することはない。
MOS ICを形成する工程以外に別な工程が追加さ
れ製造工程が複雑化することはない。
即ち第３図に於けるMOSトランジスタTRのN+
型ソース領域１９、N+型ドレイン領域２０、第
１のN+型拡散領域１６、及び本発明の第２のN+
型拡散領域１７は選択酸化法によつて形成したフ
イールド酸化膜１１をマスクにして選択イオン注
入により同時に形成でき、又下層PSG絶縁膜１
２の各電極窓１４ａ〜１４ｓの形成も同時になさ
れる。そして又入力パツド電極１３、同延出部１
３′及び本発明の環状電極１８は同一電極材料層
から同時にパターンニングされる。（図中２１は
カバー絶縁膜） (g) 発明の効果 以上説明したように本発明の構造に於ては、入
力パツド電極に印加された静電気等の高電圧は、
入力パツド電極と入力トランジスタの保護抵抗及
びクランプ・ダイオードとなる第１の不純物拡散
領域の間に配置された第２の不純物拡散領域に、
多数の電極コンタクト窓を介して分散供給され、
該第２の不純物拡散領域のpn接合容量に一時的
に蓄積される。従つて前記第１の不純物拡散領域
と入力パツド電極の接続部及び入力トランジスタ
のゲート電極との接続部に急激に高電圧が印加さ
れることがなくなり、これら接続部の破壊が防止
されるので、ICの静電耐量は増加する。
型ソース領域１９、N+型ドレイン領域２０、第
１のN+型拡散領域１６、及び本発明の第２のN+
型拡散領域１７は選択酸化法によつて形成したフ
イールド酸化膜１１をマスクにして選択イオン注
入により同時に形成でき、又下層PSG絶縁膜１
２の各電極窓１４ａ〜１４ｓの形成も同時になさ
れる。そして又入力パツド電極１３、同延出部１
３′及び本発明の環状電極１８は同一電極材料層
から同時にパターンニングされる。（図中２１は
カバー絶縁膜） (g) 発明の効果 以上説明したように本発明の構造に於ては、入
力パツド電極に印加された静電気等の高電圧は、
入力パツド電極と入力トランジスタの保護抵抗及
びクランプ・ダイオードとなる第１の不純物拡散
領域の間に配置された第２の不純物拡散領域に、
多数の電極コンタクト窓を介して分散供給され、
該第２の不純物拡散領域のpn接合容量に一時的
に蓄積される。従つて前記第１の不純物拡散領域
と入力パツド電極の接続部及び入力トランジスタ
のゲート電極との接続部に急激に高電圧が印加さ
れることがなくなり、これら接続部の破壊が防止
されるので、ICの静電耐量は増加する。
又本発明の構造に於ては、入力パツド電極はフ
イールド酸化膜の上部領域に設けられるので、ワ
イヤ・ボンデイングに対する耐性も極めて大き
い。
イールド酸化膜の上部領域に設けられるので、ワ
イヤ・ボンデイングに対する耐性も極めて大き
い。
なお本発明の構造はいずれの導電型にも適用す
ることができ、更に出力パツド電極側に適用する
こともできる。
ることができ、更に出力パツド電極側に適用する
こともできる。
第１図は従来の入力保護回路図、第２図は従来
の入力保護回路の透視平面図イ及びＡ−A′矢視
断面図ロで、第３図は本発明の入力保護回路の透
視平面図イ及びＡ−A′矢視断面図ロである。 図に於て、１１はフイールド酸化膜、１２は下
層りん珪酸ガラス絶縁膜、１３は入力パツド電
極、１３′は入力パツド電極延出部、１４ａ〜１
４ｓは電極コンタクト窓、１５はｐ型シリコン基
板、１６は第１のN+型拡散領域、１７は第２の
N+型拡散領域、１８は環状電極、１９はN+型ソ
ース領域、２０はN+型ドレイン領域、TRは入力
MOSトランジスタ、Ｇはゲート電極、Ｌは上層
配線を示す。
の入力保護回路の透視平面図イ及びＡ−A′矢視
断面図ロで、第３図は本発明の入力保護回路の透
視平面図イ及びＡ−A′矢視断面図ロである。 図に於て、１１はフイールド酸化膜、１２は下
層りん珪酸ガラス絶縁膜、１３は入力パツド電
極、１３′は入力パツド電極延出部、１４ａ〜１
４ｓは電極コンタクト窓、１５はｐ型シリコン基
板、１６は第１のN+型拡散領域、１７は第２の
N+型拡散領域、１８は環状電極、１９はN+型ソ
ース領域、２０はN+型ドレイン領域、TRは入力
MOSトランジスタ、Ｇはゲート電極、Ｌは上層
配線を示す。
Claims (1)
- １ 入力トランジスタに第１の不純物拡散領域の
一端部が接続され、該第１の不純物拡散領域の他
端部に入力パツド電極が接続される構造に於て、
入力パツド電極の近傍に前記第１の不純物拡散領
域と同導電型の第２の不純物拡散領域を設け、該
第２の不純物拡散領域上の絶縁膜に設けた複数の
電極コンタクト窓を介して該第２の不純物拡散領
域に前記入力パツド電極を接続してなることを特
徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57086012A JPS58202573A (ja) | 1982-05-21 | 1982-05-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57086012A JPS58202573A (ja) | 1982-05-21 | 1982-05-21 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58202573A JPS58202573A (ja) | 1983-11-25 |
| JPS6355871B2 true JPS6355871B2 (ja) | 1988-11-04 |
Family
ID=13874765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57086012A Granted JPS58202573A (ja) | 1982-05-21 | 1982-05-21 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58202573A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0746717B2 (ja) * | 1985-05-17 | 1995-05-17 | 日本電気株式会社 | 半導体装置 |
| US4806999A (en) * | 1985-09-30 | 1989-02-21 | American Telephone And Telegraph Company, At&T Bell Laboratories | Area efficient input protection |
| WO1987002511A1 (en) * | 1985-10-15 | 1987-04-23 | American Telephone & Telegraph Company | Protection of igfet integrated circuits from electrostatic discharge |
-
1982
- 1982-05-21 JP JP57086012A patent/JPS58202573A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58202573A (ja) | 1983-11-25 |
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