JP3485655B2 - 複合型ｍｏｓｆｅｔ - Google Patents
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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- Insulated Gate Type Field-Effect Transistor (AREA)
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- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】本発明は複合型ＭＯＳＦＥＴに係
り、特に負のドレイン耐圧をもたせるための負電圧保護
回路を有する複合型ＭＯＳＦＥＴに関する。
り、特に負のドレイン耐圧をもたせるための負電圧保護
回路を有する複合型ＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】パワーＭＯＳＦＥＴは低損失かつ高耐圧
で、二次降伏による破壊がないという特徴を持つことか
ら、電力用スイッチ素子として広く使用されているが、
パワーＭＯＳＦＥＴには、構造上ドレインとソースとの
間に寄生ダイオードが存在するために負のドレイン耐圧
が得られないという難点がある。この対策として、ソー
スと、チャネル形成用の基板領域（以下、ボディと称す
る。）とを分離し、ドレインとソースとの電位関係によ
りボディ電位をソースまたはドレインと同電位になるよ
うに外部から制御することが特開昭５５−９４４４号公
報に開示されている。
で、二次降伏による破壊がないという特徴を持つことか
ら、電力用スイッチ素子として広く使用されているが、
パワーＭＯＳＦＥＴには、構造上ドレインとソースとの
間に寄生ダイオードが存在するために負のドレイン耐圧
が得られないという難点がある。この対策として、ソー
スと、チャネル形成用の基板領域（以下、ボディと称す
る。）とを分離し、ドレインとソースとの電位関係によ
りボディ電位をソースまたはドレインと同電位になるよ
うに外部から制御することが特開昭５５−９４４４号公
報に開示されている。
【０００３】
【発明が解決しようとする課題】しかしながら、前述し
た従来技術は、ソースとボディを分離する構造とするた
めに、素子の微細化が妨げられる結果、パワーＭＯＳＦ
ＥＴのオン抵抗の低減を十分に行なえないという問題点
が有った。また、ソースとドレインの電位によってボデ
ィ電位を外部から制御する必要が有るという煩わしさも
有った。
た従来技術は、ソースとボディを分離する構造とするた
めに、素子の微細化が妨げられる結果、パワーＭＯＳＦ
ＥＴのオン抵抗の低減を十分に行なえないという問題点
が有った。また、ソースとドレインの電位によってボデ
ィ電位を外部から制御する必要が有るという煩わしさも
有った。
【０００４】そこで、本発明の目的は、オン抵抗を低減
するための素子の微細化を妨げることなく、しかもソー
スとドレインの電位によってボディ電位を外部から制御
する必要なく負のドレイン耐圧を持たせることができる
負電圧保護回路を有した複合型ＭＯＳＦＥＴを提供する
ことにある。また、このような負電圧保護回路を有した
複合型ＭＯＳＦＥＴをワンチップで実現した半導体装置
やこの複合型ＭＯＳＦＥＴを用いた逆接続保護機能を有
する電池駆動システムを提供することを目的とする。
するための素子の微細化を妨げることなく、しかもソー
スとドレインの電位によってボディ電位を外部から制御
する必要なく負のドレイン耐圧を持たせることができる
負電圧保護回路を有した複合型ＭＯＳＦＥＴを提供する
ことにある。また、このような負電圧保護回路を有した
複合型ＭＯＳＦＥＴをワンチップで実現した半導体装置
やこの複合型ＭＯＳＦＥＴを用いた逆接続保護機能を有
する電池駆動システムを提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る複合型ＭＯＳＦＥＴは、第１のＭＯＳ
ＦＥＴと第２のＭＯＳＦＥＴのドレイン同士、すなわち
図１で言えば、パワーＭＯＳＦＥＴ１０とパワーＭＯＳ
ＦＥＴ１１のドレイン同士を接続して、第１のＭＯＳＦ
ＥＴのソースをソース端子０とし、第２のＭＯＳＦＥＴ
のソースをドレイン端子２とし、第１のＭＯＳＦＥＴの
ゲートをゲート端子１とした複合型ＭＯＳＦＥＴであっ
て、前記ドレイン端子の電圧が前記ソース端子の電圧に
対して負である間は第２のＭＯＳＦＥＴをオフにする負
電圧検出駆動手段すなわち電圧比較回路５０と、ドレイ
ン端子から負電圧検出駆動手段を介してゲート端子へ流
れる電流を阻止すると共に前記ゲート端子に入力された
入力電圧信号に応じて第２のＭＯＳＦＥＴをオンする入
力伝達手段すなわち電圧伝達回路５１とを有することを
特徴とする。
に、本発明に係る複合型ＭＯＳＦＥＴは、第１のＭＯＳ
ＦＥＴと第２のＭＯＳＦＥＴのドレイン同士、すなわち
図１で言えば、パワーＭＯＳＦＥＴ１０とパワーＭＯＳ
ＦＥＴ１１のドレイン同士を接続して、第１のＭＯＳＦ
ＥＴのソースをソース端子０とし、第２のＭＯＳＦＥＴ
のソースをドレイン端子２とし、第１のＭＯＳＦＥＴの
ゲートをゲート端子１とした複合型ＭＯＳＦＥＴであっ
て、前記ドレイン端子の電圧が前記ソース端子の電圧に
対して負である間は第２のＭＯＳＦＥＴをオフにする負
電圧検出駆動手段すなわち電圧比較回路５０と、ドレイ
ン端子から負電圧検出駆動手段を介してゲート端子へ流
れる電流を阻止すると共に前記ゲート端子に入力された
入力電圧信号に応じて第２のＭＯＳＦＥＴをオンする入
力伝達手段すなわち電圧伝達回路５１とを有することを
特徴とする。
【０００６】上記複合型ＭＯＳＦＥＴにおいて、前記負
電圧検出駆動手段は、ドレイン端子の電圧がソース端子
の電圧に対して負であることを検出する検出手段と、該
検出手段の出力に応じて前記第２のＭＯＳＦＥＴをオフ
するように駆動する第３のＭＯＳＦＥＴすなわちＭＯＳ
ＦＥＴ１２とから構成すれば好適である。
電圧検出駆動手段は、ドレイン端子の電圧がソース端子
の電圧に対して負であることを検出する検出手段と、該
検出手段の出力に応じて前記第２のＭＯＳＦＥＴをオフ
するように駆動する第３のＭＯＳＦＥＴすなわちＭＯＳ
ＦＥＴ１２とから構成すれば好適である。
【０００７】また、前記検出手段は、図２に示したよう
に、前記ドレイン端子２と前記第２のＭＯＳＦＥＴのド
レインとの間に接続された第１及び第２の抵抗すなわち
抵抗１５と抵抗１６の直列回路から構成して、第１及び
第２の抵抗の接続点を第３のＭＯＳＦＥＴのゲートに接
続すればよい。
に、前記ドレイン端子２と前記第２のＭＯＳＦＥＴのド
レインとの間に接続された第１及び第２の抵抗すなわち
抵抗１５と抵抗１６の直列回路から構成して、第１及び
第２の抵抗の接続点を第３のＭＯＳＦＥＴのゲートに接
続すればよい。
【０００８】或いは、前記検出手段は、図３に示すよう
に図２の抵抗１５を除去し、前記第３のＭＯＳＦＥＴの
ゲートを前記第２のＭＯＳＦＥＴのドレインに抵抗１６
を介して接続する構成、または抵抗１６の抵抗値を０す
なわち直接接続する構成であってもよい。
に図２の抵抗１５を除去し、前記第３のＭＯＳＦＥＴの
ゲートを前記第２のＭＯＳＦＥＴのドレインに抵抗１６
を介して接続する構成、または抵抗１６の抵抗値を０す
なわち直接接続する構成であってもよい。
【０００９】更に、前記検出手段は、図５に示すよう
に、それぞれ抵抗と少なくとも１つのダイオードを直列
接続した第１及び第２の直列回路、すなわち抵抗２２と
ダイオード列２０を直列接続した第１の直列回路と、抵
抗２３とダイオード列２１を直列接続した第２の直列回
路とから構成して、第１の直列回路と第２の直列回路を
直列接続して前記ドレイン端子２と前記ソース端子０と
の間に接続すると共に、第１の直列回路と第２の直列回
路の接続点を第３のＭＯＳＦＥＴのゲートに接続する構
成とすることができる。更にこの場合、第１及び第２の
直列回路を構成する各抵抗の抵抗値を０に設定、すなわ
ち短絡しても良い。
に、それぞれ抵抗と少なくとも１つのダイオードを直列
接続した第１及び第２の直列回路、すなわち抵抗２２と
ダイオード列２０を直列接続した第１の直列回路と、抵
抗２３とダイオード列２１を直列接続した第２の直列回
路とから構成して、第１の直列回路と第２の直列回路を
直列接続して前記ドレイン端子２と前記ソース端子０と
の間に接続すると共に、第１の直列回路と第２の直列回
路の接続点を第３のＭＯＳＦＥＴのゲートに接続する構
成とすることができる。更にこの場合、第１及び第２の
直列回路を構成する各抵抗の抵抗値を０に設定、すなわ
ち短絡しても良い。
【００１０】また、前記入力伝達手段は、抵抗すなわ
ち、図２に示すように、抵抗１３と、前記ドレイン端子
から前記負電圧検出駆動手段を介してすなわちＭＯＳＦ
ＥＴ１２の寄生ダイオードを介してゲート端子１へ流れ
る電流を阻止する少なくとも１つのダイオード、図２の
場合４個のダイオード列１３とからなる直列回路を、ゲ
ート端子１と第２のＭＯＳＦＥＴのゲートとの間に接続
すれば好適である。
ち、図２に示すように、抵抗１３と、前記ドレイン端子
から前記負電圧検出駆動手段を介してすなわちＭＯＳＦ
ＥＴ１２の寄生ダイオードを介してゲート端子１へ流れ
る電流を阻止する少なくとも１つのダイオード、図２の
場合４個のダイオード列１３とからなる直列回路を、ゲ
ート端子１と第２のＭＯＳＦＥＴのゲートとの間に接続
すれば好適である。
【００１１】或いは、前記入力伝達手段は、図４に示す
ように、ゲート端子１と第２のＭＯＳＦＥＴのゲートと
の間に接続した抵抗すなわち抵抗１４と、該抵抗と前記
第３のＭＯＳＦＥＴのドレインとの間に接続して前記ド
レイン端子２から前記負電圧検出駆動手段を介してゲー
ト端子１へ流れる電流を阻止する少なくとも１つのダイ
オードすなわちダイオード１３とから構成してもよい。
ように、ゲート端子１と第２のＭＯＳＦＥＴのゲートと
の間に接続した抵抗すなわち抵抗１４と、該抵抗と前記
第３のＭＯＳＦＥＴのドレインとの間に接続して前記ド
レイン端子２から前記負電圧検出駆動手段を介してゲー
ト端子１へ流れる電流を阻止する少なくとも１つのダイ
オードすなわちダイオード１３とから構成してもよい。
【００１２】更に、負電圧検出駆動手段は、ドレイン端
子２の電圧がソース端子０の電圧に対して負であること
を検出する検出手段と、該検出手段の出力に応じて前記
第２のＭＯＳＦＥＴをオフするように駆動する第１のス
イッチ手段とから構成することができる。この場合、図
６に示すように、前記検出手段は、それぞれ抵抗と少な
くとも１つのダイオードを直列接続した第１及び第２の
直列回路、すなわち抵抗２２とダイオード列２０を直列
接続した第１の直列回路と、抵抗２３とダイオード列２
１を直列接続した第２の直列回路とから構成して、第１
の直列回路と第２の直列回路を直列接続して前記ドレイ
ン端子２と前記ソース端子０との間に接続すると共に、
第１の直列回路と第２の直列回路の接続点を前記第１の
スイッチ手段のゲートに接続すれば好適である。更にこ
の場合、第１及び第２の直列回路を構成する各抵抗の抵
抗値を０に設定、すなわち短絡することもできる。
子２の電圧がソース端子０の電圧に対して負であること
を検出する検出手段と、該検出手段の出力に応じて前記
第２のＭＯＳＦＥＴをオフするように駆動する第１のス
イッチ手段とから構成することができる。この場合、図
６に示すように、前記検出手段は、それぞれ抵抗と少な
くとも１つのダイオードを直列接続した第１及び第２の
直列回路、すなわち抵抗２２とダイオード列２０を直列
接続した第１の直列回路と、抵抗２３とダイオード列２
１を直列接続した第２の直列回路とから構成して、第１
の直列回路と第２の直列回路を直列接続して前記ドレイ
ン端子２と前記ソース端子０との間に接続すると共に、
第１の直列回路と第２の直列回路の接続点を前記第１の
スイッチ手段のゲートに接続すれば好適である。更にこ
の場合、第１及び第２の直列回路を構成する各抵抗の抵
抗値を０に設定、すなわち短絡することもできる。
【００１３】前記第１のスイッチ手段は、図６に示すよ
うに、ソース同士が接続された第４のＭＯＳＦＥＴ及び
第５のＭＯＳＦＥＴすなわちＭＯＳＦＥＴ１２ａ及びＭ
ＯＳＦＥＴ１２ｂから構成され、第４のＭＯＳＦＥＴの
ドレインが前記第２のＭＯＳＦＥＴのゲートに接続さ
れ、第５のＭＯＳＦＥＴのドレインが前記ドレイン端子
２に接続され、第４及び第５のＭＯＳＦＥＴのゲートは
前記検出手段に接続、すなわち抵抗２２及びダイオード
列２０の直列回路と抵抗２３及びダイオード列２１の直
列回路の接続点に接続すればよい。
うに、ソース同士が接続された第４のＭＯＳＦＥＴ及び
第５のＭＯＳＦＥＴすなわちＭＯＳＦＥＴ１２ａ及びＭ
ＯＳＦＥＴ１２ｂから構成され、第４のＭＯＳＦＥＴの
ドレインが前記第２のＭＯＳＦＥＴのゲートに接続さ
れ、第５のＭＯＳＦＥＴのドレインが前記ドレイン端子
２に接続され、第４及び第５のＭＯＳＦＥＴのゲートは
前記検出手段に接続、すなわち抵抗２２及びダイオード
列２０の直列回路と抵抗２３及びダイオード列２１の直
列回路の接続点に接続すればよい。
【００１４】また、図６に示すように、前記ドレイン端
子２に正の電圧が印加された場合にオンして前記第１の
スイッチ手段すなわちスイッチ回路ＳＷ1をオフするよ
うに動作する第２のスイッチ手段すなわちスイッチ回路
ＳＷ2を更に設ければ好適である。この場合、前記第２
のスイッチ手段は、前記第４のＭＯＳＦＥＴのドレイン
とゲート間に接続されると共にソース同士とゲート同士
が接続された第６及び第７のＭＯＳＦＥＴすなわちＭＯ
ＳＦＥＴ２３ａ及びＭＯＳＦＥＴ２３ｂから構成して、
第６及び第７のＭＯＳＦＥＴのゲートが前記ドレイン端
子２に接続すればよい。
子２に正の電圧が印加された場合にオンして前記第１の
スイッチ手段すなわちスイッチ回路ＳＷ1をオフするよ
うに動作する第２のスイッチ手段すなわちスイッチ回路
ＳＷ2を更に設ければ好適である。この場合、前記第２
のスイッチ手段は、前記第４のＭＯＳＦＥＴのドレイン
とゲート間に接続されると共にソース同士とゲート同士
が接続された第６及び第７のＭＯＳＦＥＴすなわちＭＯ
ＳＦＥＴ２３ａ及びＭＯＳＦＥＴ２３ｂから構成して、
第６及び第７のＭＯＳＦＥＴのゲートが前記ドレイン端
子２に接続すればよい。
【００１５】更に、前記第２のＭＯＳＦＥＴのしきい値
を、前記第１のＭＯＳＦＥＴのしきい値よりも低く設定
して複合型ＭＯＳＦＥＴを構成すれば好適である。また
更に、前記第２のＭＯＳＦＥＴの単位面積当たりのオン
抵抗を前記第１のＭＯＳＦＥＴの単位面積当たりのオン
抵抗より低くするために、前記第２のＭＯＳＦＥＴのド
レイン・ソース間耐圧を、前記第１のＭＯＳＦＥＴのド
レイン・ソース間耐圧よりも低く設定して複合型ＭＯＳ
ＦＥＴを構成してもよい。
を、前記第１のＭＯＳＦＥＴのしきい値よりも低く設定
して複合型ＭＯＳＦＥＴを構成すれば好適である。また
更に、前記第２のＭＯＳＦＥＴの単位面積当たりのオン
抵抗を前記第１のＭＯＳＦＥＴの単位面積当たりのオン
抵抗より低くするために、前記第２のＭＯＳＦＥＴのド
レイン・ソース間耐圧を、前記第１のＭＯＳＦＥＴのド
レイン・ソース間耐圧よりも低く設定して複合型ＭＯＳ
ＦＥＴを構成してもよい。
【００１６】また、前記第１〜第３のＭＯＳＦＥＴの各
ゲート・ソース間にゲート破壊を保護するためのゲート
保護ダイオード、すなわち保護ダイオード１７，１８，
１９を設けることができる。また更に、図７に示すよう
に、前記ドレイン端子２に負の電圧を印加した場合に前
記ゲート端子１の電圧低下をクランプする少なくとも１
つのダイオード、すなわちダイオード列１７１を前記ゲ
ート端子１と前記ソース端子０との間に設けてもよい。
ゲート・ソース間にゲート破壊を保護するためのゲート
保護ダイオード、すなわち保護ダイオード１７，１８，
１９を設けることができる。また更に、図７に示すよう
に、前記ドレイン端子２に負の電圧を印加した場合に前
記ゲート端子１の電圧低下をクランプする少なくとも１
つのダイオード、すなわちダイオード列１７１を前記ゲ
ート端子１と前記ソース端子０との間に設けてもよい。
【００１７】前記いずれか１つの複合型ＭＯＳＦＥＴに
おいて、図９に示すように、前記第１のＭＯＳＦＥＴの
温度を検出する温度検出素子と、この検出温度が所定の
温度に達したことを検出する回路すなわち温度検出に使
用するダイオード列３０を備えた温度比較回路５５と、
所定の温度に達したことを検出した場合に前記第１のＭ
ＯＳＦＥＴのドレイン電流を制限する回路すなわちパワ
ーＭＯＳＦＥＴ１０のゲート電圧を制限する電圧伝達回
路５４とから構成される過熱保護回路を更に設けること
ができる。また、前記第１のＭＯＳＦＥＴのドレイン電
流を検出する電流検出回路すなわち電流比較回路５６
と、このドレイン電流が所定の電流値を越えないように
前記第１のＭＯＳＦＥＴのゲート電圧を制限する回路す
なわち電圧伝達回路５４とから構成される過電流保護回
路を設けることもできる。更に、前記ドレイン端子２の
電圧が所定の電圧に達した場合に前記第１のＭＯＳＦＥ
Ｔをオンさせて前記ドレイン端子２の電圧が所定の電圧
を越えないように制限する過電圧保護回路すなわち電圧
比較回路５３を設けてもよい。
おいて、図９に示すように、前記第１のＭＯＳＦＥＴの
温度を検出する温度検出素子と、この検出温度が所定の
温度に達したことを検出する回路すなわち温度検出に使
用するダイオード列３０を備えた温度比較回路５５と、
所定の温度に達したことを検出した場合に前記第１のＭ
ＯＳＦＥＴのドレイン電流を制限する回路すなわちパワ
ーＭＯＳＦＥＴ１０のゲート電圧を制限する電圧伝達回
路５４とから構成される過熱保護回路を更に設けること
ができる。また、前記第１のＭＯＳＦＥＴのドレイン電
流を検出する電流検出回路すなわち電流比較回路５６
と、このドレイン電流が所定の電流値を越えないように
前記第１のＭＯＳＦＥＴのゲート電圧を制限する回路す
なわち電圧伝達回路５４とから構成される過電流保護回
路を設けることもできる。更に、前記ドレイン端子２の
電圧が所定の電圧に達した場合に前記第１のＭＯＳＦＥ
Ｔをオンさせて前記ドレイン端子２の電圧が所定の電圧
を越えないように制限する過電圧保護回路すなわち電圧
比較回路５３を設けてもよい。
【００１８】前記第１のＭＯＳＦＥＴと前記第２のＭＯ
ＳＦＥＴを、図１０に示すように、ドレイン基板すなわ
ち低抵抗ｎ形シリコン半導体基板１００を共有する縦型
ＭＯＳＦＥＴで構成すれば好適である。
ＳＦＥＴを、図１０に示すように、ドレイン基板すなわ
ち低抵抗ｎ形シリコン半導体基板１００を共有する縦型
ＭＯＳＦＥＴで構成すれば好適である。
【００１９】また、前記各ダイオード及び各抵抗を多結
晶シリコン層で形成すると共に各ＭＯＳＦＥＴと同一半
導体チップ上に形成することができる。更に、前記第１
のＭＯＳＦＥＴと第２のＭＯＳＦＥＴとの間に、前記第
１のＭＯＳＦＥＴのボディ用ｐ形拡散層１０８よりも深
いｎ形拡散層１０３を形成してもよい。或いは、図１３
に示すように前記第１のＭＯＳＦＥＴと第２のＭＯＳＦ
ＥＴとの間に、前記第１のＭＯＳＦＥＴのボディ用ｐ形
拡散層１０８よりも浅いｎ形拡散層１１１と、この浅い
ｎ形拡散層１１１と電位を等しくした高耐圧化のための
フィールドプレートとを形成してもよい。更にまた、前
記第２のＭＯＳＦＥＴを形成する直下のドレイン領域の
不純物濃度を、図１１に示すように、前記第１のＭＯＳ
ＦＥＴを形成するドレイン領域の不純物濃度よりも高
く、すなわちｎ形エピタキシャル層１０１よりも濃度の
高い高濃度ｎ形埋込み層１０２またはｎ形ウエル拡散層
を設けることができる。
晶シリコン層で形成すると共に各ＭＯＳＦＥＴと同一半
導体チップ上に形成することができる。更に、前記第１
のＭＯＳＦＥＴと第２のＭＯＳＦＥＴとの間に、前記第
１のＭＯＳＦＥＴのボディ用ｐ形拡散層１０８よりも深
いｎ形拡散層１０３を形成してもよい。或いは、図１３
に示すように前記第１のＭＯＳＦＥＴと第２のＭＯＳＦ
ＥＴとの間に、前記第１のＭＯＳＦＥＴのボディ用ｐ形
拡散層１０８よりも浅いｎ形拡散層１１１と、この浅い
ｎ形拡散層１１１と電位を等しくした高耐圧化のための
フィールドプレートとを形成してもよい。更にまた、前
記第２のＭＯＳＦＥＴを形成する直下のドレイン領域の
不純物濃度を、図１１に示すように、前記第１のＭＯＳ
ＦＥＴを形成するドレイン領域の不純物濃度よりも高
く、すなわちｎ形エピタキシャル層１０１よりも濃度の
高い高濃度ｎ形埋込み層１０２またはｎ形ウエル拡散層
を設けることができる。
【００２０】前記温度検出素子を、図１４に示すよう
に、前記第１のＭＯＳＦＥＴのソース端子用パッド１０
０７に隣接するアクティブ領域上に形成すれば好適であ
る。また、前記電流検出回路を同一半導体チップ上に形
成してもよい。
に、前記第１のＭＯＳＦＥＴのソース端子用パッド１０
０７に隣接するアクティブ領域上に形成すれば好適であ
る。また、前記電流検出回路を同一半導体チップ上に形
成してもよい。
【００２１】更に、図１４に示すように、前記第１のＭ
ＯＳＦＥＴのアクティブ領域１００４上にソース端子用
パッド１００７を設け、前記第２のＭＯＳＦＥＴのアク
ティブ領域１００５上にドレイン端子用パッド１００８
を設けることができる。
ＯＳＦＥＴのアクティブ領域１００４上にソース端子用
パッド１００７を設け、前記第２のＭＯＳＦＥＴのアク
ティブ領域１００５上にドレイン端子用パッド１００８
を設けることができる。
【００２２】前記いずれかの複合型ＭＯＳＦＥＴを形成
した半導体チップ１０００を、図１４に示すように、ソ
ース端子用リード線１００１及びドレイン端子用リード
線１００２が隣接する半導体チップの辺とは異なる辺に
ゲート端子のリード線が隣接するようにゲート端子用リ
ード線１００３を設けたパッケージに実装すれば好適で
ある。この場合、パッケージは前記第１のＭＯＳＥＦＥ
Ｔのドレインと前記第２のＭＯＳＦＥＴのドレインを短
絡させる金属層１０１４を有すれば更に好適である。ま
た、この金属層１０１４を放熱フィン１０１５に接続し
たパッケージを用いてもよい。
した半導体チップ１０００を、図１４に示すように、ソ
ース端子用リード線１００１及びドレイン端子用リード
線１００２が隣接する半導体チップの辺とは異なる辺に
ゲート端子のリード線が隣接するようにゲート端子用リ
ード線１００３を設けたパッケージに実装すれば好適で
ある。この場合、パッケージは前記第１のＭＯＳＥＦＥ
Ｔのドレインと前記第２のＭＯＳＦＥＴのドレインを短
絡させる金属層１０１４を有すれば更に好適である。ま
た、この金属層１０１４を放熱フィン１０１５に接続し
たパッケージを用いてもよい。
【００２３】前記いずれかの複合型ＭＯＳＦＥＴを用い
て、図１５及び図１６に示すように、複合型ＭＯＳＦＥ
Ｔのゲート端子１にゲート駆動回路８１を接続し、ドレ
イン端子２とソース端子０との間に電池８２と負荷８４
を接続することにより、逆接続保護機能付き電池駆動シ
ステムを構築することができる。
て、図１５及び図１６に示すように、複合型ＭＯＳＦＥ
Ｔのゲート端子１にゲート駆動回路８１を接続し、ドレ
イン端子２とソース端子０との間に電池８２と負荷８４
を接続することにより、逆接続保護機能付き電池駆動シ
ステムを構築することができる。
【００２４】
【作用】本発明に係る複合型ＭＯＳＦＥＴによれば、第
１及び第２のＭＯＳＦＥＴのドレイン同士を接続し、第
１のＭＯＳＦＥＴのソースを複合型ＭＯＳＦＥＴのソー
ス端子とし、第２のＭＯＳＦＥＴのソースを複合型ＭＯ
ＳＦＥＴのドレイン端子とすることにより、上記二つの
ＭＯＳＦＥＴにそれぞれ内蔵されるドレイン・ソース間
のダイオードは互いに逆方向に接続されることになる。
このため、下記のように構成し、適切に制御することに
より、本発明に係る複合型ＭＯＳＦＥＴのドレイン端子
・ソース端子間は正負共に耐圧を持たせることができ
る。すなわち、第１のＭＯＳＦＥＴのゲートを新たに複
合型ＭＯＳＦＥＴのゲート端子とすると共に、このゲー
ト端子と第２のＭＯＳＦＥＴのゲートとの間に入力伝達
手段を設け、更にドレイン端子とソース端子間の電圧或
いはドレイン端子と第１のＭＯＳＦＥＴのドレイン間の
電圧を入力とし出力を第２のＭＯＳＦＥＴのゲートに接
続した負電圧検出駆動手段を設ける。
１及び第２のＭＯＳＦＥＴのドレイン同士を接続し、第
１のＭＯＳＦＥＴのソースを複合型ＭＯＳＦＥＴのソー
ス端子とし、第２のＭＯＳＦＥＴのソースを複合型ＭＯ
ＳＦＥＴのドレイン端子とすることにより、上記二つの
ＭＯＳＦＥＴにそれぞれ内蔵されるドレイン・ソース間
のダイオードは互いに逆方向に接続されることになる。
このため、下記のように構成し、適切に制御することに
より、本発明に係る複合型ＭＯＳＦＥＴのドレイン端子
・ソース端子間は正負共に耐圧を持たせることができ
る。すなわち、第１のＭＯＳＦＥＴのゲートを新たに複
合型ＭＯＳＦＥＴのゲート端子とすると共に、このゲー
ト端子と第２のＭＯＳＦＥＴのゲートとの間に入力伝達
手段を設け、更にドレイン端子とソース端子間の電圧或
いはドレイン端子と第１のＭＯＳＦＥＴのドレイン間の
電圧を入力とし出力を第２のＭＯＳＦＥＴのゲートに接
続した負電圧検出駆動手段を設ける。
【００２５】この複合型ＭＯＳＦＥＴのドレイン端子に
正の電圧を印加し、ゲート端子にしきい値以上の電圧を
印加すれば、第１のＭＯＳＦＥＴがオンすると共に、入
力伝達手段を介して第２のＭＯＳＦＥＴも十分オンし、
複合型ＭＯＳＦＥＴとしても正常にオン動作する。ゲー
ト端子の電位をゼロボルトにすると、ドレイン端子に正
の電圧を印加してもソース端子側に接続配置した第１の
ＭＯＳＦＥＴが遮断状態になるため、複合型ＭＯＳＦＥ
Ｔとしても遮断状態となる。このとき入力伝達手段は、
ドレイン端子から負電圧検出駆動手段を介してゲート端
子へ流れる電流を阻止するように動作する。
正の電圧を印加し、ゲート端子にしきい値以上の電圧を
印加すれば、第１のＭＯＳＦＥＴがオンすると共に、入
力伝達手段を介して第２のＭＯＳＦＥＴも十分オンし、
複合型ＭＯＳＦＥＴとしても正常にオン動作する。ゲー
ト端子の電位をゼロボルトにすると、ドレイン端子に正
の電圧を印加してもソース端子側に接続配置した第１の
ＭＯＳＦＥＴが遮断状態になるため、複合型ＭＯＳＦＥ
Ｔとしても遮断状態となる。このとき入力伝達手段は、
ドレイン端子から負電圧検出駆動手段を介してゲート端
子へ流れる電流を阻止するように動作する。
【００２６】一方、複合型ＭＯＳＦＥＴのドレイン端子
に負の電圧が印加されると、第１のＭＯＳＦＥＴのドレ
イン・ボディ間の寄生ダイオードに電流が流れるが、負
電圧検出駆動手段は、この電流が流れることにより生じ
る負電位を検出し、複合型ＭＯＳＦＥＴのドレイン端子
側に接続配置した第２のＭＯＳＦＥＴのゲートを遮断す
るように駆動する。従って、ドレイン端子に負電圧が印
加された場合には、第２のＭＯＳＦＥＴがドレイン端子
とソース端子間の電流を遮断し、複合型ＭＯＳＦＥＴと
しても遮断状態となり、負の耐圧を有することになる。
に負の電圧が印加されると、第１のＭＯＳＦＥＴのドレ
イン・ボディ間の寄生ダイオードに電流が流れるが、負
電圧検出駆動手段は、この電流が流れることにより生じ
る負電位を検出し、複合型ＭＯＳＦＥＴのドレイン端子
側に接続配置した第２のＭＯＳＦＥＴのゲートを遮断す
るように駆動する。従って、ドレイン端子に負電圧が印
加された場合には、第２のＭＯＳＦＥＴがドレイン端子
とソース端子間の電流を遮断し、複合型ＭＯＳＦＥＴと
しても遮断状態となり、負の耐圧を有することになる。
【００２７】負電圧検出駆動手段は、第１及び第２の抵
抗の直列回路等からなる検出手段と、検出手段の出力に
応じて第２のＭＯＳＦＥＴをオフするように駆動する第
３のＭＯＳＦＥＴとから構成され、検出手段はドレイン
端子がソース端子に対して負の電位となった場合に第１
のＭＯＳＦＥＴの寄生ダイオードを介してソース端子の
電圧、或いは第１のＭＯＳＦＥＴの寄生ダイオードを介
して流れる電流により生じる電圧を、第３のＭＯＳＦＥ
Ｔのゲートに印加して第３のＭＯＳＦＥＴをオンするよ
うに動作する。第３のＭＯＳＦＥＴは、前記検出手段の
印加電圧によってオンすることにより、第２のＭＯＳＦ
ＥＴのゲート・ソース間の電位をしきい値以下にして第
２のＭＯＳＦＥＴをオフするように動作する。
抗の直列回路等からなる検出手段と、検出手段の出力に
応じて第２のＭＯＳＦＥＴをオフするように駆動する第
３のＭＯＳＦＥＴとから構成され、検出手段はドレイン
端子がソース端子に対して負の電位となった場合に第１
のＭＯＳＦＥＴの寄生ダイオードを介してソース端子の
電圧、或いは第１のＭＯＳＦＥＴの寄生ダイオードを介
して流れる電流により生じる電圧を、第３のＭＯＳＦＥ
Ｔのゲートに印加して第３のＭＯＳＦＥＴをオンするよ
うに動作する。第３のＭＯＳＦＥＴは、前記検出手段の
印加電圧によってオンすることにより、第２のＭＯＳＦ
ＥＴのゲート・ソース間の電位をしきい値以下にして第
２のＭＯＳＦＥＴをオフするように動作する。
【００２８】また、第４及び第５のＭＯＳＦＥＴからな
る第１のスイッチ手段は、ドレイン端子の電位がソース
端子に対して正の電圧が印加されている場合に、第５の
ＭＯＳＦＥＴがオフするように電圧が第１の直列回路と
第２の直列回路により設定する。第１のスイッチ手段の
第５のＭＯＳＦＥＴがオフすることにより、複合型ＭＯ
ＳＦＥＴのドレイン端子とゲート端子間の耐圧の向上と
リーク電流の低減を図ることができる。
る第１のスイッチ手段は、ドレイン端子の電位がソース
端子に対して正の電圧が印加されている場合に、第５の
ＭＯＳＦＥＴがオフするように電圧が第１の直列回路と
第２の直列回路により設定する。第１のスイッチ手段の
第５のＭＯＳＦＥＴがオフすることにより、複合型ＭＯ
ＳＦＥＴのドレイン端子とゲート端子間の耐圧の向上と
リーク電流の低減を図ることができる。
【００２９】更に、ドレイン端子に正の電圧が印加され
ている場合にオンして第１のスイッチ手段をオフするよ
うに設けた第２のスイッチ手段は、ドレイン端子とソー
ス端子間電位が不安定でも確実に第１のスイッチ手段を
オフすることができるので、第１のスイッチ手段の誤動
作を防止する。
ている場合にオンして第１のスイッチ手段をオフするよ
うに設けた第２のスイッチ手段は、ドレイン端子とソー
ス端子間電位が不安定でも確実に第１のスイッチ手段を
オフすることができるので、第１のスイッチ手段の誤動
作を防止する。
【００３０】第２のＭＯＳＦＥＴのしきい値を、第１の
ＭＯＳＦＥＴのしきい値よりも低く設定することによ
り、ゲート端子から入力伝達回路を介して駆動される第
２のＭＯＳＦＥＴのゲート電圧が実効的に低下しても、
第２のＭＯＳＦＥＴを十分駆動できるので複合型ＭＯＳ
ＦＥＴのオン抵抗を低減することができる。
ＭＯＳＦＥＴのしきい値よりも低く設定することによ
り、ゲート端子から入力伝達回路を介して駆動される第
２のＭＯＳＦＥＴのゲート電圧が実効的に低下しても、
第２のＭＯＳＦＥＴを十分駆動できるので複合型ＭＯＳ
ＦＥＴのオン抵抗を低減することができる。
【００３１】また、第１〜第３のＭＯＳＦＥＴのゲート
・ソース間に設けたゲート保護ダイオードは、ゲート酸
化膜の損傷を抑え信頼性を向上する。また更に、ゲート
端子の電圧低下をクランプするダイオードは、ドレイン
端子に負の電圧が印加された場合にゲート端子の電圧低
下を所定値で抑えるため、ゲート端子に接続されるゲー
ト駆動回路の破壊を防止できる。
・ソース間に設けたゲート保護ダイオードは、ゲート酸
化膜の損傷を抑え信頼性を向上する。また更に、ゲート
端子の電圧低下をクランプするダイオードは、ドレイン
端子に負の電圧が印加された場合にゲート端子の電圧低
下を所定値で抑えるため、ゲート端子に接続されるゲー
ト駆動回路の破壊を防止できる。
【００３２】過熱保護回路及び過電流保護回路は、それ
ぞれ第１のＭＯＳＦＥＴの温度及び電流を検出し、所定
の温度或いは所定の電流を越えないように第１のＭＯＳ
ＦＥＴのゲート電圧を制限する動作をし、過電圧保護回
路は複合型ＭＯＳＦＥＴがオフしている場合にドレイン
端子電圧をモニタし、ドレインに印加される電圧が所定
の電圧を越える場合に複合型ＭＯＳＦＥＴをオンしてド
レイン端子電圧を下げるように動作する。
ぞれ第１のＭＯＳＦＥＴの温度及び電流を検出し、所定
の温度或いは所定の電流を越えないように第１のＭＯＳ
ＦＥＴのゲート電圧を制限する動作をし、過電圧保護回
路は複合型ＭＯＳＦＥＴがオフしている場合にドレイン
端子電圧をモニタし、ドレインに印加される電圧が所定
の電圧を越える場合に複合型ＭＯＳＦＥＴをオンしてド
レイン端子電圧を下げるように動作する。
【００３３】第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴ
に二重拡散型の縦型パワーＭＯＳＦＥＴを用い、低抵抗
のシリコン半導体基板を共通のドレイン基板とすること
により、第１及び第２のＭＯＳＦＥＴのドレインを配線
により接続することが不要となる。
に二重拡散型の縦型パワーＭＯＳＦＥＴを用い、低抵抗
のシリコン半導体基板を共通のドレイン基板とすること
により、第１及び第２のＭＯＳＦＥＴのドレインを配線
により接続することが不要となる。
【００３４】また、第１及び第２のＭＯＳＦＥＴは二重
拡散型の縦型パワーＭＯＳＦＥＴを用い、第３のＭＯＳ
ＦＥＴ等その他の制御用ＭＯＳＦＥＴは横型ＭＯＳＦＥ
Ｔを用い、ダイオードと抵抗は多結晶シリコン素子を用
いることにより、従来のパワーＭＯＳＦＥＴプロセスで
ワンチップに複合型ＭＯＳＦＥＴを実現することができ
る。更に、第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴの
間に設けた深いｎ形拡散層は、第１のＭＯＳＦＥＴのｐ
形ボディ領域と第２のＭＯＳＦＥＴのｐ形ボデイ領域と
の間に存在する寄生ｐｎｐトランジスタ動作や寄生サイ
リスタ動作を阻止する。この結果、複合型ＭＯＳＦＥＴ
のドレイン・ソース間耐圧劣化又は少数キャリアの蓄積
効果による遅延を防止できる。
拡散型の縦型パワーＭＯＳＦＥＴを用い、第３のＭＯＳ
ＦＥＴ等その他の制御用ＭＯＳＦＥＴは横型ＭＯＳＦＥ
Ｔを用い、ダイオードと抵抗は多結晶シリコン素子を用
いることにより、従来のパワーＭＯＳＦＥＴプロセスで
ワンチップに複合型ＭＯＳＦＥＴを実現することができ
る。更に、第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴの
間に設けた深いｎ形拡散層は、第１のＭＯＳＦＥＴのｐ
形ボディ領域と第２のＭＯＳＦＥＴのｐ形ボデイ領域と
の間に存在する寄生ｐｎｐトランジスタ動作や寄生サイ
リスタ動作を阻止する。この結果、複合型ＭＯＳＦＥＴ
のドレイン・ソース間耐圧劣化又は少数キャリアの蓄積
効果による遅延を防止できる。
【００３５】第２のＭＯＳＦＥＴ直下の低濃度ドレイン
領域を第１のＭＯＳＦＥＴ直下の低濃度ドレイン領域よ
りも高濃度にすることにより、複合型ＭＯＳＦＥＴの耐
圧を低下させることなく、オン抵抗の低減を図ることが
できる。
領域を第１のＭＯＳＦＥＴ直下の低濃度ドレイン領域よ
りも高濃度にすることにより、複合型ＭＯＳＦＥＴの耐
圧を低下させることなく、オン抵抗の低減を図ることが
できる。
【００３６】前記過熱保護回路の温度検出素子を、第１
のＭＯＳＦＥＴのソース端子用パッドに隣接するアクテ
ィブ領域上に形成することにより、温度検出素子は負荷
短絡異常時に複合型ＭＯＳＦＥＴの最も温度が高くなる
場所に近くなるので、検出感度が向上し信頼性を高くで
きる。
のＭＯＳＦＥＴのソース端子用パッドに隣接するアクテ
ィブ領域上に形成することにより、温度検出素子は負荷
短絡異常時に複合型ＭＯＳＦＥＴの最も温度が高くなる
場所に近くなるので、検出感度が向上し信頼性を高くで
きる。
【００３７】また、第１のＭＯＳＦＥＴのアクティブ領
域上にソース端子用パッドを設け、第２のＭＯＳＦＥＴ
のアクティブ領域上にドレイン端子用パッド設けること
により、トランジスタ動作しない不要なパッド専用領域
を設けることなくパッド下の半導体領域も有効にトラン
ジスタ動作領域として利用でき、それだけオン抵抗また
はチップ面積を低減できる。
域上にソース端子用パッドを設け、第２のＭＯＳＦＥＴ
のアクティブ領域上にドレイン端子用パッド設けること
により、トランジスタ動作しない不要なパッド専用領域
を設けることなくパッド下の半導体領域も有効にトラン
ジスタ動作領域として利用でき、それだけオン抵抗また
はチップ面積を低減できる。
【００３８】パッケージのゲート端子用リード線をチッ
プの片側の側面にまで延在させたことにより、上記複合
型ＭＯＳＦＥＴの半導体チップを実装する場合に、ソー
ス用ボンディングワイヤとドレイン用ボンディングワイ
ヤを太く短くできる上に、マルチワイヤボンディングも
容易となる。
プの片側の側面にまで延在させたことにより、上記複合
型ＭＯＳＦＥＴの半導体チップを実装する場合に、ソー
ス用ボンディングワイヤとドレイン用ボンディングワイ
ヤを太く短くできる上に、マルチワイヤボンディングも
容易となる。
【００３９】また、複合型ＭＯＳＦＥＴの半導体チップ
をパッケージに実装する際に、導電性の金属層に載せる
ことにより、第１のＭＯＳＦＥＴのドレインと第２のＭ
ＯＳＦＥＴのドレインとの間の寄生抵抗が低減できると
共に、ドレイン電流の分布も一様となるため個々のＭＯ
ＳＦＥＴ部でのオン抵抗も低減できる。更に、この金属
層を放熱フィンに接続させることによりパッケージの熱
抵抗が低減できる。
をパッケージに実装する際に、導電性の金属層に載せる
ことにより、第１のＭＯＳＦＥＴのドレインと第２のＭ
ＯＳＦＥＴのドレインとの間の寄生抵抗が低減できると
共に、ドレイン電流の分布も一様となるため個々のＭＯ
ＳＦＥＴ部でのオン抵抗も低減できる。更に、この金属
層を放熱フィンに接続させることによりパッケージの熱
抵抗が低減できる。
【００４０】上記いずれかの複合型ＭＯＳＦＥＴを用い
て電池駆動システムを構築することにより、電池の逆接
続時の破壊を防止するための外付け回路を特に設けなく
とも、複合型ＭＯＳＦＥＴ自体が負電圧保護機能を内蔵
しているため、逆接続保護機能付きの電池駆動システム
を、オン抵抗を犠牲にすることなく容易に実現すること
ができる。
て電池駆動システムを構築することにより、電池の逆接
続時の破壊を防止するための外付け回路を特に設けなく
とも、複合型ＭＯＳＦＥＴ自体が負電圧保護機能を内蔵
しているため、逆接続保護機能付きの電池駆動システム
を、オン抵抗を犠牲にすることなく容易に実現すること
ができる。
【００４１】
【実施例】以下、本発明に係る複合型ＭＯＳＦＥＴの好
適な幾つかの実施例につき、図面を用いて詳細に説明す
る。 ＜実施例１＞図１は、本発明に係る複合型ＭＯＳＦＥＴ
の一実施例を示すブロック回路図である。図１におい
て、参照符号６０は負電圧保護回路を有する複合型ＭＯ
ＳＦＥＴを示し、この複合型ＭＯＳＦＥＴ６０は２つの
パワーＭＯＳＦＥＴ１０，１１と、電圧比較回路５０及
び電圧伝達回路５１とから構成される。パワーＭＯＳＦ
ＥＴ１０のドレインとパワーＭＯＳＦＥＴ１１のドレイ
ンとを接続し、パワーＭＯＳＦＥＴ１０のソースを複合
型ＭＯＳＦＥＴ６０のソース端子０とし、パワーＭＯＳ
ＦＥＴ１０のゲートを複合型ＭＯＳＦＥＴ６０のゲート
端子１とし、パワーＭＯＳＦＥＴ１１のソースを複合型
ＭＯＳＦＥＴ６０のドレイン端子２とする。電圧比較回
路５０の反転入力端子はパワーＭＯＳＦＥＴ１０，１１
のドレイン接続部のａ側またはソース端子０のｂ側に接
続し、非反転入力端子はドレイン端子２に接続し、出力
はパワーＭＯＳＦＥＴ１１のゲートに接続する。尚、パ
ワーＭＯＳＦＥＴ１０はオンしている場合には数十ｍΩ
と非常に低オン抵抗で電圧降下は少なく、オフしてドレ
イン・ソース間に逆方向の電圧が印加されている場合に
は寄生ダイオードの順方向電圧程度の電位差しかないの
で、反転入力端子がａ側に接続されていても実質的にソ
ース端子０の電位を測定していることになる。電圧伝達
回路５１の入力はゲート端子１に接続され、出力はパワ
ーＭＯＳＦＥＴ１１のゲートに接続される。なお、パワ
ーＭＯＳＦＥＴ１０，１１のソースはそれぞれのボディ
と接続されている。
適な幾つかの実施例につき、図面を用いて詳細に説明す
る。 ＜実施例１＞図１は、本発明に係る複合型ＭＯＳＦＥＴ
の一実施例を示すブロック回路図である。図１におい
て、参照符号６０は負電圧保護回路を有する複合型ＭＯ
ＳＦＥＴを示し、この複合型ＭＯＳＦＥＴ６０は２つの
パワーＭＯＳＦＥＴ１０，１１と、電圧比較回路５０及
び電圧伝達回路５１とから構成される。パワーＭＯＳＦ
ＥＴ１０のドレインとパワーＭＯＳＦＥＴ１１のドレイ
ンとを接続し、パワーＭＯＳＦＥＴ１０のソースを複合
型ＭＯＳＦＥＴ６０のソース端子０とし、パワーＭＯＳ
ＦＥＴ１０のゲートを複合型ＭＯＳＦＥＴ６０のゲート
端子１とし、パワーＭＯＳＦＥＴ１１のソースを複合型
ＭＯＳＦＥＴ６０のドレイン端子２とする。電圧比較回
路５０の反転入力端子はパワーＭＯＳＦＥＴ１０，１１
のドレイン接続部のａ側またはソース端子０のｂ側に接
続し、非反転入力端子はドレイン端子２に接続し、出力
はパワーＭＯＳＦＥＴ１１のゲートに接続する。尚、パ
ワーＭＯＳＦＥＴ１０はオンしている場合には数十ｍΩ
と非常に低オン抵抗で電圧降下は少なく、オフしてドレ
イン・ソース間に逆方向の電圧が印加されている場合に
は寄生ダイオードの順方向電圧程度の電位差しかないの
で、反転入力端子がａ側に接続されていても実質的にソ
ース端子０の電位を測定していることになる。電圧伝達
回路５１の入力はゲート端子１に接続され、出力はパワ
ーＭＯＳＦＥＴ１１のゲートに接続される。なお、パワ
ーＭＯＳＦＥＴ１０，１１のソースはそれぞれのボディ
と接続されている。
【００４２】このように構成される複合型ＭＯＳＦＥＴ
６０は、次のように動作する。複合型ＭＯＳＦＥＴ６０
のゲート端子１がゼロボルトでは、パワーＭＯＳＦＥＴ
１０がオフ状態となるため、ドレイン端子２とソース端
子０とは遮断される。このとき、電圧伝達回路５１はド
レイン端子２からゲート端子１へ電圧比較回路５０を介
して流れるリーク電流を遮断または制限するように働
く。ゲート端子１が高電位になると、パワーＭＯＳＦＥ
Ｔ１０がオンする。このとき、電圧伝達回路５１を介し
てパワーＭＯＳＦＥＴ１１のゲート電圧も高電圧になり
オンする結果、複合型ＭＯＳＦＥＴ６０として見てもオ
ンした状態になる。ドレイン端子２が負電位となった場
合、すなわちソース端子０の電圧よりドレイン端子２の
電圧が下がると、電圧比較回路５０はパワーＭＯＳＦＥ
Ｔ１１をオフするように駆動する。このため、ドレイン
端子２が負になった場合にもソース端子０からドレイン
端子２への電流はパワーＭＯＳＦＥＴ１１により遮断さ
れ、複合型ＭＯＳＦＥＴ６０のドレイン耐圧が確保され
る。なお、ドレイン端子２とソース端子０間の電圧を正
方向に増加する場合には、電圧比較回路５０の出力も常
に正方向に増加する。
６０は、次のように動作する。複合型ＭＯＳＦＥＴ６０
のゲート端子１がゼロボルトでは、パワーＭＯＳＦＥＴ
１０がオフ状態となるため、ドレイン端子２とソース端
子０とは遮断される。このとき、電圧伝達回路５１はド
レイン端子２からゲート端子１へ電圧比較回路５０を介
して流れるリーク電流を遮断または制限するように働
く。ゲート端子１が高電位になると、パワーＭＯＳＦＥ
Ｔ１０がオンする。このとき、電圧伝達回路５１を介し
てパワーＭＯＳＦＥＴ１１のゲート電圧も高電圧になり
オンする結果、複合型ＭＯＳＦＥＴ６０として見てもオ
ンした状態になる。ドレイン端子２が負電位となった場
合、すなわちソース端子０の電圧よりドレイン端子２の
電圧が下がると、電圧比較回路５０はパワーＭＯＳＦＥ
Ｔ１１をオフするように駆動する。このため、ドレイン
端子２が負になった場合にもソース端子０からドレイン
端子２への電流はパワーＭＯＳＦＥＴ１１により遮断さ
れ、複合型ＭＯＳＦＥＴ６０のドレイン耐圧が確保され
る。なお、ドレイン端子２とソース端子０間の電圧を正
方向に増加する場合には、電圧比較回路５０の出力も常
に正方向に増加する。
【００４３】従来、パワーＭＯＳＦＥＴ１０を単独で使
用した場合には、ドレイン・ボディ間に寄生ダイオード
があるためドレイン電圧をソース電圧より５Ｖ程度以上
下げると過電流が流れ、熱的に破壊するという問題があ
ったが、本実施例の複合型ＭＯＳＦＥＴによれば、負電
圧に対する耐圧を確保できるため過電流が流れて破壊す
ることを阻止することができる。本実施例の複合型ＭＯ
ＳＦＥＴは、通常のパワーＭＯＳＦＥＴを２個使用する
ため、その分オン抵抗は高くなるが、上記したようにド
レインに負電圧が印加されても破壊することがない負電
圧保護機能付きパワーＭＯＳＦＥＴとして動作する。な
お、パワーＭＯＳＦＥＴは前述した従来技術のようにソ
ース・ボディを分離していないので微細化が可能であ
り、チップサイズの低減及びオン抵抗の低減は前記従来
技術のソースとボディを分離する場合に比べて容易であ
る。
用した場合には、ドレイン・ボディ間に寄生ダイオード
があるためドレイン電圧をソース電圧より５Ｖ程度以上
下げると過電流が流れ、熱的に破壊するという問題があ
ったが、本実施例の複合型ＭＯＳＦＥＴによれば、負電
圧に対する耐圧を確保できるため過電流が流れて破壊す
ることを阻止することができる。本実施例の複合型ＭＯ
ＳＦＥＴは、通常のパワーＭＯＳＦＥＴを２個使用する
ため、その分オン抵抗は高くなるが、上記したようにド
レインに負電圧が印加されても破壊することがない負電
圧保護機能付きパワーＭＯＳＦＥＴとして動作する。な
お、パワーＭＯＳＦＥＴは前述した従来技術のようにソ
ース・ボディを分離していないので微細化が可能であ
り、チップサイズの低減及びオン抵抗の低減は前記従来
技術のソースとボディを分離する場合に比べて容易であ
る。
【００４４】＜実施例２＞図２は、本発明に係る複合型
ＭＯＳＦＥＴの別の実施例を示す回路図である。なお、
図２において図１に示した実施例１と同一の構成部分に
ついては、同一の参照符号を付して説明する。
ＭＯＳＦＥＴの別の実施例を示す回路図である。なお、
図２において図１に示した実施例１と同一の構成部分に
ついては、同一の参照符号を付して説明する。
【００４５】図２において複合型ＭＯＳＦＥＴ６１は、
それぞれドレイン耐圧６０Ｖ、オン抵抗が５０ｍΩのパ
ワーＭＯＳＦＥＴ１０，１１（パワーＭＯＳＦＥＴ１１
はドレイン耐圧３０Ｖでもよい）と、ドレイン耐圧が２
０ＶのＭＯＳＦＥＴ１２とから構成される。パワーＭＯ
ＳＦＥＴ１０，１１のドレイン同士を接続し、パワーＭ
ＯＳＦＥＴ１０のソースを複合型ＭＯＳＦＥＴ６１のソ
ース端子０とし、パワーＭＯＳＦＥＴ１０のゲートを複
合型ＭＯＳＦＥＴ６１のゲート端子１とし、パワーＭＯ
ＳＦＥＴ１１のソースを複合型ＭＯＳＦＥＴ６１のドレ
イン端子２としている。なお、本実施例は、図１におけ
る電圧比較回路５０の反転入力端子が、ａ側に接続され
ている場合の具体的な一回路構成例である。
それぞれドレイン耐圧６０Ｖ、オン抵抗が５０ｍΩのパ
ワーＭＯＳＦＥＴ１０，１１（パワーＭＯＳＦＥＴ１１
はドレイン耐圧３０Ｖでもよい）と、ドレイン耐圧が２
０ＶのＭＯＳＦＥＴ１２とから構成される。パワーＭＯ
ＳＦＥＴ１０，１１のドレイン同士を接続し、パワーＭ
ＯＳＦＥＴ１０のソースを複合型ＭＯＳＦＥＴ６１のソ
ース端子０とし、パワーＭＯＳＦＥＴ１０のゲートを複
合型ＭＯＳＦＥＴ６１のゲート端子１とし、パワーＭＯ
ＳＦＥＴ１１のソースを複合型ＭＯＳＦＥＴ６１のドレ
イン端子２としている。なお、本実施例は、図１におけ
る電圧比較回路５０の反転入力端子が、ａ側に接続され
ている場合の具体的な一回路構成例である。
【００４６】ＭＯＳＦＥＴ１２のソースはドレイン端子
２に接続され、ドレインはパワーＭＯＳＦＥＴ１１のゲ
ートに接続されると共にダイオード列１３と２ｋΩの抵
抗１４の直列回路を介してゲート端子１に接続される。
ＭＯＳＦＥＴ１２のゲートは、１０ｋΩの抵抗１５を介
してドレイン端子２に接続されると共に５ｋΩの抵抗１
６を介してパワーＭＯＳＦＥＴ１１のドレインに接続さ
れる。尚、ダイオード列１３の寄生抵抗が大きく、順方
向電流特性に抵抗１４を挿入したのに匹敵する抵抗分が
現れる場合には、抵抗１４を省略することも可能であ
る。
２に接続され、ドレインはパワーＭＯＳＦＥＴ１１のゲ
ートに接続されると共にダイオード列１３と２ｋΩの抵
抗１４の直列回路を介してゲート端子１に接続される。
ＭＯＳＦＥＴ１２のゲートは、１０ｋΩの抵抗１５を介
してドレイン端子２に接続されると共に５ｋΩの抵抗１
６を介してパワーＭＯＳＦＥＴ１１のドレインに接続さ
れる。尚、ダイオード列１３の寄生抵抗が大きく、順方
向電流特性に抵抗１４を挿入したのに匹敵する抵抗分が
現れる場合には、抵抗１４を省略することも可能であ
る。
【００４７】更に、パワーＭＯＳＦＥＴ１０，１１及び
ＭＯＳＦＥＴ１２のゲート・ソース間にはそれぞれ耐圧
±２０Ｖの保護ダイオード１７，１８及び１９が接続さ
れる。本実施例では、ダイオード列１３は耐圧が１０Ｖ
の素子を４つ直列に接続してある。勿論、耐圧が４０Ｖ
のダイオードであれば１つでも良い。また、各ＭＯＳＦ
ＥＴ１０，１１，１２のソースはそれぞれのボディと接
続されている。ここで、ＭＯＳＦＥＴ１２と抵抗１５，
１６は電圧比較回路５０を構成し、ダイオード１３と抵
抗１４は電圧伝達手段５１を構成する。このように構成
される複合型ＭＯＳＦＥＴ６１の動作につき、以下説明
する。
ＭＯＳＦＥＴ１２のゲート・ソース間にはそれぞれ耐圧
±２０Ｖの保護ダイオード１７，１８及び１９が接続さ
れる。本実施例では、ダイオード列１３は耐圧が１０Ｖ
の素子を４つ直列に接続してある。勿論、耐圧が４０Ｖ
のダイオードであれば１つでも良い。また、各ＭＯＳＦ
ＥＴ１０，１１，１２のソースはそれぞれのボディと接
続されている。ここで、ＭＯＳＦＥＴ１２と抵抗１５，
１６は電圧比較回路５０を構成し、ダイオード１３と抵
抗１４は電圧伝達手段５１を構成する。このように構成
される複合型ＭＯＳＦＥＴ６１の動作につき、以下説明
する。
【００４８】ゲート端子１に正の電圧（例えば１０Ｖ）
が印加されるとパワーＭＯＳＦＥＴ１０とパワーＭＯＳ
ＦＥＴ１１は共にオンするため、複合型パワーＭＯＳＦ
ＥＴ６１のオン抵抗は１００ｍΩとなる。この時、パワ
ーＭＯＳＦＥＴ１０のオン抵抗は５０ｍΩと低いためパ
ワーＭＯＳＦＥＴ１０のドレイン電圧は低い。また、パ
ワーＭＯＳＦＥＴ１１のドレイン・ソース間電圧は抵抗
１５と抵抗１６により分割されてＭＯＳＦＥＴ１２のゲ
ートに印加されるが、パワーＭＯＳＦＥＴ１１のオン抵
抗も５０ｍΩと低いためＭＯＳＦＥＴ１２はオフにな
る。このため、ゲート端子１からドレイン端子２へのリ
ーク電流は遮断される。このように、パワーＭＯＳＦＥ
Ｔ１０，１１がオンの場合には、外部から信号を印加す
ることなく自動的にＭＯＳＦＥＴ１２はオフしている。
が印加されるとパワーＭＯＳＦＥＴ１０とパワーＭＯＳ
ＦＥＴ１１は共にオンするため、複合型パワーＭＯＳＦ
ＥＴ６１のオン抵抗は１００ｍΩとなる。この時、パワ
ーＭＯＳＦＥＴ１０のオン抵抗は５０ｍΩと低いためパ
ワーＭＯＳＦＥＴ１０のドレイン電圧は低い。また、パ
ワーＭＯＳＦＥＴ１１のドレイン・ソース間電圧は抵抗
１５と抵抗１６により分割されてＭＯＳＦＥＴ１２のゲ
ートに印加されるが、パワーＭＯＳＦＥＴ１１のオン抵
抗も５０ｍΩと低いためＭＯＳＦＥＴ１２はオフにな
る。このため、ゲート端子１からドレイン端子２へのリ
ーク電流は遮断される。このように、パワーＭＯＳＦＥ
Ｔ１０，１１がオンの場合には、外部から信号を印加す
ることなく自動的にＭＯＳＦＥＴ１２はオフしている。
【００４９】ゲート端子１をゼロボルトにすると、パワ
ーＭＯＳＦＥＴ１０がオフになるため、ドレイン端子２
が高電位でもドレイン端子２とソース端子０の間は遮断
される。本実施例の複合型ＭＯＳＦＥＴ６１の正のドレ
イン耐圧は、パワーＭＯＳＦＥＴ１０のドレイン耐圧に
より決まり６０Ｖである。ただし、ダイオード１３はド
レイン端子２の電圧ＶDDがダイオード１３の耐圧ＢＶ13
（＝４０Ｖ）以上になると降伏するため、ドレイン端子
２からゲート端子１へは、次式で表されるリーク電流が
流れる。なお、式中で抵抗１４，１５，１６の抵抗値は
それぞれＲ0，Ｒ1，Ｒ2と表す。
ーＭＯＳＦＥＴ１０がオフになるため、ドレイン端子２
が高電位でもドレイン端子２とソース端子０の間は遮断
される。本実施例の複合型ＭＯＳＦＥＴ６１の正のドレ
イン耐圧は、パワーＭＯＳＦＥＴ１０のドレイン耐圧に
より決まり６０Ｖである。ただし、ダイオード１３はド
レイン端子２の電圧ＶDDがダイオード１３の耐圧ＢＶ13
（＝４０Ｖ）以上になると降伏するため、ドレイン端子
２からゲート端子１へは、次式で表されるリーク電流が
流れる。なお、式中で抵抗１４，１５，１６の抵抗値は
それぞれＲ0，Ｒ1，Ｒ2と表す。
【００５０】
【数１】
（ＶDD−ＢＶ13−Ｖf12）／Ｒ0≦１０ｍＡ …(１)
ここで、Ｖf12はＭＯＳＦＥＴ１２のドレイン・ボディ
間のダイオードの順方向電圧降下である。式（１）か
ら、ダイオード列１３の耐圧がパワーＭＯＳＦＥＴ１０
のドレイン耐圧より低い場合に、抵抗１４の抵抗値Ｒ0
を適当に選ぶことによりドレイン端子２からゲート端子
１へのリーク電流を低減できることが分かる。尚、ダイ
オード列１３をゲート端子１とＭＯＳＦＥＴ１２のドレ
インとの間に挿入したことにより、複合型ＭＯＳＦＥＴ
６１のドレイン端子とゲート端子間の耐圧を少なくとも
ダイオード列１３の耐圧分は確保している。
間のダイオードの順方向電圧降下である。式（１）か
ら、ダイオード列１３の耐圧がパワーＭＯＳＦＥＴ１０
のドレイン耐圧より低い場合に、抵抗１４の抵抗値Ｒ0
を適当に選ぶことによりドレイン端子２からゲート端子
１へのリーク電流を低減できることが分かる。尚、ダイ
オード列１３をゲート端子１とＭＯＳＦＥＴ１２のドレ
インとの間に挿入したことにより、複合型ＭＯＳＦＥＴ
６１のドレイン端子とゲート端子間の耐圧を少なくとも
ダイオード列１３の耐圧分は確保している。
【００５１】ドレイン端子２の電圧ＶDDが負になった場
合には、ソース端子０からパワーＭＯＳＦＥＴ１０のド
レイン・ボディ間ダイオード（順方向電圧降下をＶf10
とする）、抵抗１５および抵抗１６を通りドレイン端子
２に次式で表される電流が流れる。
合には、ソース端子０からパワーＭＯＳＦＥＴ１０のド
レイン・ボディ間ダイオード（順方向電圧降下をＶf10
とする）、抵抗１５および抵抗１６を通りドレイン端子
２に次式で表される電流が流れる。
【００５２】
【数２】
（−ＶDD−Ｖf10）／（Ｒ1＋Ｒ2）≦２ｍＡ …(２)
この式（２）で表される電流が抵抗１５に流れることに
より生じる電圧で、外部から信号を印加することなく自
動的にＭＯＳＦＥＴ１２がオンし、パワーＭＯＳＦＥＴ
１１をオフ状態にする。本実施例の複合型ＭＯＳＦＥＴ
６１の負のドレイン耐圧は、ＭＯＳＦＥＴ１２のゲート
・ソース間耐圧により決まり、上記数値例では、ＭＯＳ
ＦＥＴ１２のゲート・ソース間の保護ダイオード１９の
耐圧が−２０Ｖであるから（Ｒ1＋Ｒ2）／Ｒ1倍すなわ
ち１．５倍されて−３０Ｖである。ゲート端子１からド
レイン端子２には、抵抗１４を通り近似的に次式で表さ
れる電流が流れる。
より生じる電圧で、外部から信号を印加することなく自
動的にＭＯＳＦＥＴ１２がオンし、パワーＭＯＳＦＥＴ
１１をオフ状態にする。本実施例の複合型ＭＯＳＦＥＴ
６１の負のドレイン耐圧は、ＭＯＳＦＥＴ１２のゲート
・ソース間耐圧により決まり、上記数値例では、ＭＯＳ
ＦＥＴ１２のゲート・ソース間の保護ダイオード１９の
耐圧が−２０Ｖであるから（Ｒ1＋Ｒ2）／Ｒ1倍すなわ
ち１．５倍されて−３０Ｖである。ゲート端子１からド
レイン端子２には、抵抗１４を通り近似的に次式で表さ
れる電流が流れる。
【００５３】
【数３】
（ＶGS−ＶDD−Ｖf13）／（Ｒ0＋ＲON12） …(３)
ここでＲON12はＭＯＳＦＥＴ１２のオン抵抗である。式
（３）よりゲート端子１からドレイン端子２に流れる電
流の上限値は、ゲート端子１とソース端子０間の電圧Ｖ
GSが０Ｖの時に約１５ｍＡ、ＶGSが２０Ｖの場合でも約
２５ｍＡである。このため、ドレイン端子２に−３０Ｖ
まで印加されても発熱により素子が破壊することはな
い。すなわち、本実施例の複合型ＭＯＳＦＥＴ６１では
正のドレイン耐圧が６０Ｖ、負のドレイン耐圧が−３０
Ｖを達成することができる。ここでは、負のドレイン電
圧を正のドレイン電圧より半分程度の低い値を仮定して
計算しているが、これはバッテリが逆接続された場合に
はパワーＭＯＳＦＥＴのドレインソース間には高電圧が
印加されないためである。本試算により、複合型ＭＯＳ
ＦＥＴ６１のドレイン・ソース間に配置する１２Ｖまた
は２４Ｖの電池を誤って逆に接続した場合でも、破壊を
防止できるという効果が有ることが確認できる。尚、式
（３）から抵抗１４にはドレイン端子２の電圧が負にな
った場合の、ゲート端子１からドレイン端子２への電流
を低減する効果も有ることが明らかである。
（３）よりゲート端子１からドレイン端子２に流れる電
流の上限値は、ゲート端子１とソース端子０間の電圧Ｖ
GSが０Ｖの時に約１５ｍＡ、ＶGSが２０Ｖの場合でも約
２５ｍＡである。このため、ドレイン端子２に−３０Ｖ
まで印加されても発熱により素子が破壊することはな
い。すなわち、本実施例の複合型ＭＯＳＦＥＴ６１では
正のドレイン耐圧が６０Ｖ、負のドレイン耐圧が−３０
Ｖを達成することができる。ここでは、負のドレイン電
圧を正のドレイン電圧より半分程度の低い値を仮定して
計算しているが、これはバッテリが逆接続された場合に
はパワーＭＯＳＦＥＴのドレインソース間には高電圧が
印加されないためである。本試算により、複合型ＭＯＳ
ＦＥＴ６１のドレイン・ソース間に配置する１２Ｖまた
は２４Ｖの電池を誤って逆に接続した場合でも、破壊を
防止できるという効果が有ることが確認できる。尚、式
（３）から抵抗１４にはドレイン端子２の電圧が負にな
った場合の、ゲート端子１からドレイン端子２への電流
を低減する効果も有ることが明らかである。
【００５４】また、パワーＭＯＳＦＥＴ１１のしきい値
はパワーＭＯＳＦＥＴ１０のしきい値と同じに設定して
も構わないが、パワーＭＯＳＦＥＴ１１を駆動するゲー
ト電圧はダイオード列１３により実効的に低下するの
で、パワーＭＯＳＦＥＴ１０のしきい値よりも低く設定
する方が、パワーＭＯＳＦＥＴ１１のオン抵抗を低減す
る上で望ましい。なお、本実施例で用いた抵抗値、耐圧
値、オン抵抗値等の数値は一例であって、これに限るも
のでないことは言うまでもない。
はパワーＭＯＳＦＥＴ１０のしきい値と同じに設定して
も構わないが、パワーＭＯＳＦＥＴ１１を駆動するゲー
ト電圧はダイオード列１３により実効的に低下するの
で、パワーＭＯＳＦＥＴ１０のしきい値よりも低く設定
する方が、パワーＭＯＳＦＥＴ１１のオン抵抗を低減す
る上で望ましい。なお、本実施例で用いた抵抗値、耐圧
値、オン抵抗値等の数値は一例であって、これに限るも
のでないことは言うまでもない。
【００５５】従来技術で説明したソースとボディとを分
離し、ソースとドレインの電位関係により外部からの制
御信号でボディ電位を切り換え制御して負のドレイン耐
圧を持たせる場合は、ソースとボディとを接続した通常
のパワーＭＯＳＦＥＴに比べて、チップサイズがかなり
大きくなり微細化が困難である。これに対して本発明に
係る複合型ＭＯＳＦＥＴは、外部から制御信号を印加す
る必要がなく、自動的に負のドレイン耐圧を持たせるこ
とができる。しかも、この複合型ＭＯＳＦＥＴはソース
とボディとを接続した通常のパワーＭＯＳＦＥＴを使う
構成なので、微細化が可能な構造であるから、微細プロ
セスを用いればチップサイズ或いはオン抵抗を更に小さ
くすることもできる。
離し、ソースとドレインの電位関係により外部からの制
御信号でボディ電位を切り換え制御して負のドレイン耐
圧を持たせる場合は、ソースとボディとを接続した通常
のパワーＭＯＳＦＥＴに比べて、チップサイズがかなり
大きくなり微細化が困難である。これに対して本発明に
係る複合型ＭＯＳＦＥＴは、外部から制御信号を印加す
る必要がなく、自動的に負のドレイン耐圧を持たせるこ
とができる。しかも、この複合型ＭＯＳＦＥＴはソース
とボディとを接続した通常のパワーＭＯＳＦＥＴを使う
構成なので、微細化が可能な構造であるから、微細プロ
セスを用いればチップサイズ或いはオン抵抗を更に小さ
くすることもできる。
【００５６】＜実施例３＞図３は、本発明に係る複合型
ＭＯＳＦＥＴのまた別の実施例を示す回路図である。図
３において、図２に示した実施例２と同一構成部分につ
いては、説明の便宜上、同一の参照符号を付してその詳
細な説明は省略する。すなわち、本実施例の複合型ＭＯ
ＳＦＥＴ６２は、抵抗１５を除去して簡略化している点
が実施例２の複合型ＭＯＳＦＥＴ６１と相違する。な
お、本実施例は、図１における電圧比較回路５０の反転
入力端子が、ａ側に接続されている場合の回路構成例で
ある。
ＭＯＳＦＥＴのまた別の実施例を示す回路図である。図
３において、図２に示した実施例２と同一構成部分につ
いては、説明の便宜上、同一の参照符号を付してその詳
細な説明は省略する。すなわち、本実施例の複合型ＭＯ
ＳＦＥＴ６２は、抵抗１５を除去して簡略化している点
が実施例２の複合型ＭＯＳＦＥＴ６１と相違する。な
お、本実施例は、図１における電圧比較回路５０の反転
入力端子が、ａ側に接続されている場合の回路構成例で
ある。
【００５７】本実施例の場合、抵抗１５がないため、ゲ
ート端子２が負になった場合にＭＯＳＦＥＴ１２のゲー
トに実施例２の場合と比べて高い電圧が印加される。こ
のため、パワーＭＯＳＦＥＴ１１を遮断する能力を向上
できるという効果がある。ゲート端子２の低下によりダ
イオード１９が降伏した後には、抵抗１６にダイオード
１９の下記式（４）で示されるブレークダウン電流Ｉ19
が流れる。これにより、ダイオード１９と抵抗１６から
なるパスの耐圧を確保する。
ート端子２が負になった場合にＭＯＳＦＥＴ１２のゲー
トに実施例２の場合と比べて高い電圧が印加される。こ
のため、パワーＭＯＳＦＥＴ１１を遮断する能力を向上
できるという効果がある。ゲート端子２の低下によりダ
イオード１９が降伏した後には、抵抗１６にダイオード
１９の下記式（４）で示されるブレークダウン電流Ｉ19
が流れる。これにより、ダイオード１９と抵抗１６から
なるパスの耐圧を確保する。
【００５８】
【数４】Ｉ19＝(−ＶDD−Ｖf10−ＢＶ19）／Ｒ2 …(４)
ここで、ＢＶ19はダイオード１９の耐圧である。Ｉ19の
最大値を実施例２の場合と同じ２ｍＡとした場合には、
ダイオード１９と抵抗１６からなるパスの耐圧も実施例
２の場合と同じ３０Ｖとなる。このように実施例２と同
様に、外部からの信号を印加することなく、ドレイン端
子が負になった場合にはＭＯＳＦＥＴ１２を自動的にオ
ンできると共に、複合型ＭＯＳＦＥＴ６２に負の耐圧を
持たせることができる。
最大値を実施例２の場合と同じ２ｍＡとした場合には、
ダイオード１９と抵抗１６からなるパスの耐圧も実施例
２の場合と同じ３０Ｖとなる。このように実施例２と同
様に、外部からの信号を印加することなく、ドレイン端
子が負になった場合にはＭＯＳＦＥＴ１２を自動的にオ
ンできると共に、複合型ＭＯＳＦＥＴ６２に負の耐圧を
持たせることができる。
【００５９】尚、ドレイン端子２が負になったときに、
負方向耐圧としてダイオード１９の耐圧を越える電圧値
が要求されない場合には、抵抗１６を短絡してＭＯＳＦ
ＥＴ１２のゲートとパワーＭＯＳＦＥＴ１１，１２のド
レインとを直接接続しても良い。
負方向耐圧としてダイオード１９の耐圧を越える電圧値
が要求されない場合には、抵抗１６を短絡してＭＯＳＦ
ＥＴ１２のゲートとパワーＭＯＳＦＥＴ１１，１２のド
レインとを直接接続しても良い。
【００６０】＜実施例４＞図４は、本発明に係る複合型
ＭＯＳＦＥＴの更に別の実施例を示す回路図である。図
４において、図３に示した実施例３と同一構成部分につ
いては、説明の便宜上、同一の参照符号を付してその詳
細な説明は省略する。すなわち、本実施例の複合型ＭＯ
ＳＦＥＴ６３は、パワーＭＯＳＦＥＴ１１のゲートをダ
イオード列１３と抵抗１４との接続点に接続配置してい
る点が実施例３と相違する。なお、本実施例は、図１に
おける電圧比較回路５０の反転入力端子が、ａ側に接続
されている場合の回路構成例である。
ＭＯＳＦＥＴの更に別の実施例を示す回路図である。図
４において、図３に示した実施例３と同一構成部分につ
いては、説明の便宜上、同一の参照符号を付してその詳
細な説明は省略する。すなわち、本実施例の複合型ＭＯ
ＳＦＥＴ６３は、パワーＭＯＳＦＥＴ１１のゲートをダ
イオード列１３と抵抗１４との接続点に接続配置してい
る点が実施例３と相違する。なお、本実施例は、図１に
おける電圧比較回路５０の反転入力端子が、ａ側に接続
されている場合の回路構成例である。
【００６１】本実施例においても、実施例２，３で説明
した式（１），式（２）及び式(４）が成立する。本実
施例の構成では、ダイオード列１３に用いるダイオード
数を増加すると、複合型ＭＯＳＦＥＴ６３のドレイン端
子２が負になった場合に、パワーＭＯＦＥＴ１１をオフ
しにくくなるが、ゲート端子１からパワーＭＯＳＦＥＴ
１１のゲートへの電圧伝達速度が速くなり、電圧降下も
減少する。このため、実施例３の場合に比べて高速・低
電圧駆動に適するという利点が有る。従って、ダイオー
ド列１３の数並びに接続場所は、上記特性を考慮して選
択すればよい。尚、図４ではダイオード列１３のダイオ
ード数が１個の場合を示した。また、ドレイン端子２が
負になった場合の負方向耐圧として、ダイオード１９の
耐圧を越える電圧値が要求されない場合、抵抗１６を短
絡してもよいのは実施例３と同様である。
した式（１），式（２）及び式(４）が成立する。本実
施例の構成では、ダイオード列１３に用いるダイオード
数を増加すると、複合型ＭＯＳＦＥＴ６３のドレイン端
子２が負になった場合に、パワーＭＯＦＥＴ１１をオフ
しにくくなるが、ゲート端子１からパワーＭＯＳＦＥＴ
１１のゲートへの電圧伝達速度が速くなり、電圧降下も
減少する。このため、実施例３の場合に比べて高速・低
電圧駆動に適するという利点が有る。従って、ダイオー
ド列１３の数並びに接続場所は、上記特性を考慮して選
択すればよい。尚、図４ではダイオード列１３のダイオ
ード数が１個の場合を示した。また、ドレイン端子２が
負になった場合の負方向耐圧として、ダイオード１９の
耐圧を越える電圧値が要求されない場合、抵抗１６を短
絡してもよいのは実施例３と同様である。
【００６２】＜実施例５＞図５は、本発明に係る複合型
ＭＯＳＦＥＴのまた更に別の実施例を示す回路図であ
る。図５において、図２に示した実施例２と同一構成部
分については、説明の便宜上、同一の参照符号を付して
その詳細な説明は省略する。すなわち、本実施例の複合
型ＭＯＳＦＥＴ６４は、ＭＯＳＦＥＴ１２のゲートがダ
イオード列２０と抵抗２２の直列回路を介してドレイン
端子２に接続されると共に抵抗２３とダイオード列２１
の直列回路を介してソース端子０に接続されている点
が、実施例２の構成と相違する。なお、本実施例は、図
１における電圧比較回路５０の反転入力端子が、ｂ側に
接続されている場合の回路構成例である。
ＭＯＳＦＥＴのまた更に別の実施例を示す回路図であ
る。図５において、図２に示した実施例２と同一構成部
分については、説明の便宜上、同一の参照符号を付して
その詳細な説明は省略する。すなわち、本実施例の複合
型ＭＯＳＦＥＴ６４は、ＭＯＳＦＥＴ１２のゲートがダ
イオード列２０と抵抗２２の直列回路を介してドレイン
端子２に接続されると共に抵抗２３とダイオード列２１
の直列回路を介してソース端子０に接続されている点
が、実施例２の構成と相違する。なお、本実施例は、図
１における電圧比較回路５０の反転入力端子が、ｂ側に
接続されている場合の回路構成例である。
【００６３】このように構成される複合型ＭＯＳＦＥＴ
６４において、ダイオード列２０，２１はドレイン端子
２の正方向の耐圧を確保するために設けられ、抵抗２３
はドレイン端子２の負方向の耐圧をＭＯＳＦＥＴ１２の
ゲート・ソース間耐圧よりも高くするために設けられて
いる。また、抵抗２２は、ドレイン端子２が負になった
場合にＭＯＳＦＥＴ１２をオンさせ、ゲート端子１から
ドレイン端子２へのリーク電流を低減するために設けて
ある。なお、本実施例の複合型ＭＯＳＦＥＴ６４におい
ても図２の実施例と同様の効果を有することは勿論であ
る。また、抵抗２２とダイオード２０の直列回路は、本
実施例の複合型ＭＯＳＦＥＴ６４がオンしてドレイン端
子２がソース端子０の電位とほぼ等しくなった時に、ゲ
ート端子１からドレイン端子２へ流れる電流を速やかに
低減するためにＭＯＳＦＥＴ１２を直ちにオフする必要
がない場合には省略することができ、ダイオード列２１
の耐圧が十分高い場合には抵抗２３を短絡しても良い。
更に、ダイオード列２１は１個のダイオードで所要の耐
圧が充分あれば、図５に示したように複数個のダイオー
ドを用いて直列接続する必要はない。
６４において、ダイオード列２０，２１はドレイン端子
２の正方向の耐圧を確保するために設けられ、抵抗２３
はドレイン端子２の負方向の耐圧をＭＯＳＦＥＴ１２の
ゲート・ソース間耐圧よりも高くするために設けられて
いる。また、抵抗２２は、ドレイン端子２が負になった
場合にＭＯＳＦＥＴ１２をオンさせ、ゲート端子１から
ドレイン端子２へのリーク電流を低減するために設けて
ある。なお、本実施例の複合型ＭＯＳＦＥＴ６４におい
ても図２の実施例と同様の効果を有することは勿論であ
る。また、抵抗２２とダイオード２０の直列回路は、本
実施例の複合型ＭＯＳＦＥＴ６４がオンしてドレイン端
子２がソース端子０の電位とほぼ等しくなった時に、ゲ
ート端子１からドレイン端子２へ流れる電流を速やかに
低減するためにＭＯＳＦＥＴ１２を直ちにオフする必要
がない場合には省略することができ、ダイオード列２１
の耐圧が十分高い場合には抵抗２３を短絡しても良い。
更に、ダイオード列２１は１個のダイオードで所要の耐
圧が充分あれば、図５に示したように複数個のダイオー
ドを用いて直列接続する必要はない。
【００６４】＜実施例６＞図６は、本発明に係る複合型
ＭＯＳＦＥＴの別の実施例を示す回路図である。図６に
おいて、図５に示した実施例５と同一構成部分について
は、説明の便宜上、同一の参照符号を付してその詳細な
説明は省略する。すなわち、本実施例の複合型ＭＯＳＦ
ＥＴ６５は、ソース同士とゲート同士を接続したＭＯＳ
ＦＥＴ１２ａとＭＯＳＦＥＴ１２ｂからなるスイッチ回
路ＳＷ1をＭＯＳＦＥＴ１２の代わりに接続配置すると
共に、ソース同士とゲート同士を接続したＭＯＳＦＥＴ
２３ａとＭＯＳＦＥＴ２３ｂからなるスイッチ回路ＳＷ
2をＭＯＳＦＥＴ１２ａのドレイン・ゲート間に接続
し、ＭＯＳＦＥＴ２３ａ，２３ｂのゲートをドレイン端
子２に接続配置している点が、実施例５と相違する。な
お、本実施例は、図１における電圧比較回路５０の反転
入力端子が、ｂ側に接続されている場合の回路構成例で
ある。
ＭＯＳＦＥＴの別の実施例を示す回路図である。図６に
おいて、図５に示した実施例５と同一構成部分について
は、説明の便宜上、同一の参照符号を付してその詳細な
説明は省略する。すなわち、本実施例の複合型ＭＯＳＦ
ＥＴ６５は、ソース同士とゲート同士を接続したＭＯＳ
ＦＥＴ１２ａとＭＯＳＦＥＴ１２ｂからなるスイッチ回
路ＳＷ1をＭＯＳＦＥＴ１２の代わりに接続配置すると
共に、ソース同士とゲート同士を接続したＭＯＳＦＥＴ
２３ａとＭＯＳＦＥＴ２３ｂからなるスイッチ回路ＳＷ
2をＭＯＳＦＥＴ１２ａのドレイン・ゲート間に接続
し、ＭＯＳＦＥＴ２３ａ，２３ｂのゲートをドレイン端
子２に接続配置している点が、実施例５と相違する。な
お、本実施例は、図１における電圧比較回路５０の反転
入力端子が、ｂ側に接続されている場合の回路構成例で
ある。
【００６５】このように構成した複合型ＭＯＳＦＥＴ６
５において、スイッチ回路ＳＷ1はゲート端子１がゼロ
ボルトでドレイン端子２の電圧が高電位のときにオフと
なるように抵抗２２，２３の各抵抗値およびダイオード
列２０，２１を設定しておく。また、スイッチ回路ＳＷ
2は、ドレイン端子の電位が高電位の時にはオンするの
で、スイッチ回路ＳＷ1のＭＯＳＦＥＴ１２ｂのゲート
・ソース間電位をしきい値以下にしてスイッチ回路ＳＷ
1が確実にオフできるように働く。従って、ドレイン端
子２とソース端子０間の電位が不安定で誤動作しやすい
場合でもスイッチ回路ＳＷ1を確実にオフできる。スイ
ッチ回路ＳＷ1がオフすることにより、ドレイン端子２
とゲート端子１との耐圧を実施例５のＭＯＳＦＥＴ１２
の寄生ダイオードの順方向電圧だけの場合よりも、ＭＯ
ＳＦＥＴ１２ｂのドレイン・ソース間耐圧分の電圧だ
け、この場合約２０Ｖ耐圧を高くできるので、ダイオー
ド列１３に用いるダイオードの数を２個減らして高速・
低電圧駆動させることができる。
５において、スイッチ回路ＳＷ1はゲート端子１がゼロ
ボルトでドレイン端子２の電圧が高電位のときにオフと
なるように抵抗２２，２３の各抵抗値およびダイオード
列２０，２１を設定しておく。また、スイッチ回路ＳＷ
2は、ドレイン端子の電位が高電位の時にはオンするの
で、スイッチ回路ＳＷ1のＭＯＳＦＥＴ１２ｂのゲート
・ソース間電位をしきい値以下にしてスイッチ回路ＳＷ
1が確実にオフできるように働く。従って、ドレイン端
子２とソース端子０間の電位が不安定で誤動作しやすい
場合でもスイッチ回路ＳＷ1を確実にオフできる。スイ
ッチ回路ＳＷ1がオフすることにより、ドレイン端子２
とゲート端子１との耐圧を実施例５のＭＯＳＦＥＴ１２
の寄生ダイオードの順方向電圧だけの場合よりも、ＭＯ
ＳＦＥＴ１２ｂのドレイン・ソース間耐圧分の電圧だ
け、この場合約２０Ｖ耐圧を高くできるので、ダイオー
ド列１３に用いるダイオードの数を２個減らして高速・
低電圧駆動させることができる。
【００６６】勿論、ドレイン端子２に負の電圧が印加さ
れた場合には、スイッチ回路ＳＷ1がオンし、スイッチ
回路ＳＷ2がオフするので、パワーＭＯＳＦＥＴ１１が
オフしてドレイン端子２からソース端子０へ流れる電流
を遮断するので、複合型ＭＯＳＦＥＴ６５の負のドレイ
ン耐圧が確保される。なお、本実施例の複合型ＭＯＳＦ
ＥＴ６５では上記２組のスイッチ回路ＳＷ1，ＳＷ2は各
々２個のＭＯＳＦＥＴのソース同士を接続しているが、
ドレイン同士を接続しても同様の効果を得ることができ
る。また、抵抗２２とダイオード２０の直列回路は、本
実施例の複合型ＭＯＳＦＥＴ６５がオンしてドレイン端
子２がソース端子０の電位とほぼ等しくなった時に、ゲ
ート端子１からドレイン端子２へ流れる電流を速やかに
低減するためにスイッチ回路ＳＷ1を直ちにオフする必
要がない場合には省略することができ、ダイオード列２
１の耐圧が十分高い場合には抵抗２３を短絡しても良い
ことは実施例５と同様である。更に、ダイオード列２１
は１個のダイオードで所要の耐圧が得られ、しかもスイ
ッチ回路ＳＷ1の動作が上記したように設定できる場合
には、複数個のダイオードの直列接続とする必要はな
い。
れた場合には、スイッチ回路ＳＷ1がオンし、スイッチ
回路ＳＷ2がオフするので、パワーＭＯＳＦＥＴ１１が
オフしてドレイン端子２からソース端子０へ流れる電流
を遮断するので、複合型ＭＯＳＦＥＴ６５の負のドレイ
ン耐圧が確保される。なお、本実施例の複合型ＭＯＳＦ
ＥＴ６５では上記２組のスイッチ回路ＳＷ1，ＳＷ2は各
々２個のＭＯＳＦＥＴのソース同士を接続しているが、
ドレイン同士を接続しても同様の効果を得ることができ
る。また、抵抗２２とダイオード２０の直列回路は、本
実施例の複合型ＭＯＳＦＥＴ６５がオンしてドレイン端
子２がソース端子０の電位とほぼ等しくなった時に、ゲ
ート端子１からドレイン端子２へ流れる電流を速やかに
低減するためにスイッチ回路ＳＷ1を直ちにオフする必
要がない場合には省略することができ、ダイオード列２
１の耐圧が十分高い場合には抵抗２３を短絡しても良い
ことは実施例５と同様である。更に、ダイオード列２１
は１個のダイオードで所要の耐圧が得られ、しかもスイ
ッチ回路ＳＷ1の動作が上記したように設定できる場合
には、複数個のダイオードの直列接続とする必要はな
い。
【００６７】＜実施例７＞図７は、本発明に係る複合型
ＭＯＳＦＥＴのまた別の実施例を示す回路図である。図
７において、図２に示した実施例２と同一構成部分につ
いては、説明の便宜上、同一の参照符号を付してその詳
細な説明は省略する。すなわち、本実施例の複合型ＭＯ
ＳＦＥＴ６６は、端子４，５を設けてダイオード列１３
の代わりに、１個で耐圧６０Ｖが得られるバルクのｐｎ
接合ダイオード１３１を接続している点及び保護ダイー
ド１７の代わりにダイオード列１７１を用いている点が
相違する。なお、本実施例は、図１における電圧比較回
路５０の反転入力端子が、ａ側に接続されている場合の
回路構成例である。
ＭＯＳＦＥＴのまた別の実施例を示す回路図である。図
７において、図２に示した実施例２と同一構成部分につ
いては、説明の便宜上、同一の参照符号を付してその詳
細な説明は省略する。すなわち、本実施例の複合型ＭＯ
ＳＦＥＴ６６は、端子４，５を設けてダイオード列１３
の代わりに、１個で耐圧６０Ｖが得られるバルクのｐｎ
接合ダイオード１３１を接続している点及び保護ダイー
ド１７の代わりにダイオード列１７１を用いている点が
相違する。なお、本実施例は、図１における電圧比較回
路５０の反転入力端子が、ａ側に接続されている場合の
回路構成例である。
【００６８】このように複合型ＭＯＳＦＥＴ６６を構成
することにより、本回路構成を集積化する場合にはダイ
オード１３１のチップと図７中に破線で囲った回路部分
のチップとのマルチチップとなる。なお、これまでの実
施例１〜実施例６の回路構成例はワンチップでも実現可
能である。従って、本実施例の場合には、ダイオード１
３１を他の素子と同一半導体チップ上に共存させること
が困難となるけれども、ゲート端子１に印加した電圧が
他の実施例よりも少ないゲート電圧降下でパワーＭＯＳ
ＦＥＴ１１に印加することができる。このため、パワー
ＭＯＳＦＥＴ１１のオン抵抗を下げやすくなるという効
果がある。勿論、本実施例のダイオード１３１を同一パ
ッケージに実装して、他の実施例と同様に３端子の複合
型ＭＯＳＦＥＴ６６として使用することが可能である。
その場合、端子３及び端子４はそれぞれのチップ上にボ
ンディングパッドとして設け、ボンディングワイヤで接
続できるように構成してもよい。
することにより、本回路構成を集積化する場合にはダイ
オード１３１のチップと図７中に破線で囲った回路部分
のチップとのマルチチップとなる。なお、これまでの実
施例１〜実施例６の回路構成例はワンチップでも実現可
能である。従って、本実施例の場合には、ダイオード１
３１を他の素子と同一半導体チップ上に共存させること
が困難となるけれども、ゲート端子１に印加した電圧が
他の実施例よりも少ないゲート電圧降下でパワーＭＯＳ
ＦＥＴ１１に印加することができる。このため、パワー
ＭＯＳＦＥＴ１１のオン抵抗を下げやすくなるという効
果がある。勿論、本実施例のダイオード１３１を同一パ
ッケージに実装して、他の実施例と同様に３端子の複合
型ＭＯＳＦＥＴ６６として使用することが可能である。
その場合、端子３及び端子４はそれぞれのチップ上にボ
ンディングパッドとして設け、ボンディングワイヤで接
続できるように構成してもよい。
【００６９】また、パワーＭＯＳＦＥＴ１０のゲート保
護用のダイオードとしてダイオード列１７１を用いてい
るが、このダイオード列１７１は実施例２〜実施例６の
保護ダイオード１７と比較すると負のゲート耐圧を確保
するためのダイオード部が除去されている。これは、次
のような目的による。図２に示した実施例２で説明した
ようにドレイン端子２に−３０Ｖの負電圧が印加される
と、ゲート端子１から１５ｍＡ程度の電流が流れる。し
かし、複合型ＭＯＳＦＥＴ６６のゲート端子１に接続さ
れるゲート駆動回路（不図示）に１５ｍＡ以上の電流供
給能力がない場合には、ドレイン端子２に印加されるド
レイン電圧が負になると共にゲート駆動回路の出力電圧
も下がり、最悪の場合にはゲート駆動回路が破壊する恐
れがある。そこで、ドレイン端子２に印加される電圧が
負になった時にゲート端子１の電圧を−１Ｖ程度にクラ
ンプしてゲート端子１に接続されるゲート駆動回路を保
護するために、パワーＭＯＳＦＥＴ１０のゲート保護用
ダイオードとして負のゲート耐圧を確保するためのダイ
オード部分を除去したダイオード列１７１を用いてい
る。なお、本実施例においても、負のドレイン耐圧を有
し、実施例２と同様の効果が得られることは言うまでも
ない。また、抵抗１５，１６については実施例３，４で
述べたように、場合によっては、抵抗１５を削除した
り、抵抗１６を短絡したりすることができ、抵抗１４に
ついては実施例２で述べたように、外付けのダイオード
１３１の順方向の抵抗分が抵抗１４の抵抗値に相当する
程度有る場合には省略することができる。
護用のダイオードとしてダイオード列１７１を用いてい
るが、このダイオード列１７１は実施例２〜実施例６の
保護ダイオード１７と比較すると負のゲート耐圧を確保
するためのダイオード部が除去されている。これは、次
のような目的による。図２に示した実施例２で説明した
ようにドレイン端子２に−３０Ｖの負電圧が印加される
と、ゲート端子１から１５ｍＡ程度の電流が流れる。し
かし、複合型ＭＯＳＦＥＴ６６のゲート端子１に接続さ
れるゲート駆動回路（不図示）に１５ｍＡ以上の電流供
給能力がない場合には、ドレイン端子２に印加されるド
レイン電圧が負になると共にゲート駆動回路の出力電圧
も下がり、最悪の場合にはゲート駆動回路が破壊する恐
れがある。そこで、ドレイン端子２に印加される電圧が
負になった時にゲート端子１の電圧を−１Ｖ程度にクラ
ンプしてゲート端子１に接続されるゲート駆動回路を保
護するために、パワーＭＯＳＦＥＴ１０のゲート保護用
ダイオードとして負のゲート耐圧を確保するためのダイ
オード部分を除去したダイオード列１７１を用いてい
る。なお、本実施例においても、負のドレイン耐圧を有
し、実施例２と同様の効果が得られることは言うまでも
ない。また、抵抗１５，１６については実施例３，４で
述べたように、場合によっては、抵抗１５を削除した
り、抵抗１６を短絡したりすることができ、抵抗１４に
ついては実施例２で述べたように、外付けのダイオード
１３１の順方向の抵抗分が抵抗１４の抵抗値に相当する
程度有る場合には省略することができる。
【００７０】＜実施例８＞図８は、本発明に係る複合型
ＭＯＳＦＥＴの更に別の実施例を示すブロック回路図で
ある。図８において、図１に示した実施例１と同一構成
部分については、説明の便宜上、同一の参照符号を付し
てその詳細な説明は省略する。すなわち、本実施例の複
合型ＭＯＳＦＥＴ７０は、過熱保護回路、過電流保護回
路、及び過電圧保護回路を内蔵させることにより、図１
〜図７に示した複合型ＭＯＳＦＥＴ６０〜６６の信頼性
向上を図るようにしたもので、パワーＭＯＳＦＥＴ１０
をパワーＭＯＳＦＥＴ１０ａと１０ｂに分割してパワー
ＭＯＳＦＥＴ１０ａのソースをソース端子０とすると共
に、電圧比較回路５３、電圧伝達回路５４、温度比較回
路５５、及び電流比較回路５６を新たに設けている点が
図１のブロック回路図と相違する。ここで、パワーＭＯ
ＳＦＥＴ１０ｂの大きさはパワーＭＯＳＦＥＴ１０ａの
１／ｋとする。
ＭＯＳＦＥＴの更に別の実施例を示すブロック回路図で
ある。図８において、図１に示した実施例１と同一構成
部分については、説明の便宜上、同一の参照符号を付し
てその詳細な説明は省略する。すなわち、本実施例の複
合型ＭＯＳＦＥＴ７０は、過熱保護回路、過電流保護回
路、及び過電圧保護回路を内蔵させることにより、図１
〜図７に示した複合型ＭＯＳＦＥＴ６０〜６６の信頼性
向上を図るようにしたもので、パワーＭＯＳＦＥＴ１０
をパワーＭＯＳＦＥＴ１０ａと１０ｂに分割してパワー
ＭＯＳＦＥＴ１０ａのソースをソース端子０とすると共
に、電圧比較回路５３、電圧伝達回路５４、温度比較回
路５５、及び電流比較回路５６を新たに設けている点が
図１のブロック回路図と相違する。ここで、パワーＭＯ
ＳＦＥＴ１０ｂの大きさはパワーＭＯＳＦＥＴ１０ａの
１／ｋとする。
【００７１】パワーＭＯＳＦＥＴ１０ａ，１０ｂのゲー
トと電圧伝達回路５１との接続点と、ゲート端子１との
間に電圧伝達回路５４が挿入され、この電圧伝達回路５
４には電圧比較回路５３、温度比較回路５５、及び電流
比較回路５６の各出力が印加されるように構成される。
なお、実施例１と同様に、電圧比較回路５０の反転入力
端子はパワーＭＯＳＦＥＴ１０，１１のドレイン接続部
のａ側またはソース端子０のｂ側に接続し、非反転入力
端子はドレイン端子２に接続し、出力はパワーＭＯＳＦ
ＥＴ１１のゲートに接続する。
トと電圧伝達回路５１との接続点と、ゲート端子１との
間に電圧伝達回路５４が挿入され、この電圧伝達回路５
４には電圧比較回路５３、温度比較回路５５、及び電流
比較回路５６の各出力が印加されるように構成される。
なお、実施例１と同様に、電圧比較回路５０の反転入力
端子はパワーＭＯＳＦＥＴ１０，１１のドレイン接続部
のａ側またはソース端子０のｂ側に接続し、非反転入力
端子はドレイン端子２に接続し、出力はパワーＭＯＳＦ
ＥＴ１１のゲートに接続する。
【００７２】電圧伝達回路５４は、ゲート端子１に印加
されたゲート電圧を次段に伝達する働きの他に、温度比
較回路５５および電流比較回路５６の動作時に、ゲート
端子１とパワーＭＯＳＦＥＴ１０ａ，１０ｂのゲートと
の間に電圧降下を生じさせる働きをする。
されたゲート電圧を次段に伝達する働きの他に、温度比
較回路５５および電流比較回路５６の動作時に、ゲート
端子１とパワーＭＯＳＦＥＴ１０ａ，１０ｂのゲートと
の間に電圧降下を生じさせる働きをする。
【００７３】温度比較回路５５は、チップ温度、特にパ
ワーＭＯＳＦＥＴ１０ａ領域のチップ温度Ｔchipをモニ
タして、チップ温度Ｔchipが臨界温度Ｔmaxに達した場
合にパワーＭＯＳＦＥＴ１０ａをオフしてドレイン電流
ＩDSを遮断するように動作し、チップ温度の上昇を抑え
る過熱保護回路として働く。また、電流比較回路５６
は、ソース端子０へ流れるドレイン電流ＩDSの１／ｋの
電流と最大ドレイン電流ＩDSmaxの１／ｋの電流とを比
較することにより、ドレイン電流ＩDSが最大ドレイン電
流ＩDSmax以下になるように制御する過電流保護回路と
して働く。更に、電圧比較回路５３は、複合型ＭＯＳＦ
ＥＴ７０がオフ状態でのドレイン端子２の電圧ＶDDをモ
ニタし、ドレイン端子２の電圧ＶDDが規定の最大ドレイ
ン電圧ＶDDmax以上になった場合に、パワーＭＯＳＦＥ
Ｔ１０のゲート電圧を上げてオンさせることにより、ド
レイン端子２の電圧が規定電圧以上になるのを防止する
過電圧保護回路として働く。このように各種保護回路
は、パワーＭＯＳＦＥＴ１０に対して働くことにより、
複合型ＭＯＳＦＥＴ７０の保護を行うことができる。な
お、本実施例の複合型ＭＯＳＦＥＴ７０も負のドレイン
耐圧を有することは勿論である。
ワーＭＯＳＦＥＴ１０ａ領域のチップ温度Ｔchipをモニ
タして、チップ温度Ｔchipが臨界温度Ｔmaxに達した場
合にパワーＭＯＳＦＥＴ１０ａをオフしてドレイン電流
ＩDSを遮断するように動作し、チップ温度の上昇を抑え
る過熱保護回路として働く。また、電流比較回路５６
は、ソース端子０へ流れるドレイン電流ＩDSの１／ｋの
電流と最大ドレイン電流ＩDSmaxの１／ｋの電流とを比
較することにより、ドレイン電流ＩDSが最大ドレイン電
流ＩDSmax以下になるように制御する過電流保護回路と
して働く。更に、電圧比較回路５３は、複合型ＭＯＳＦ
ＥＴ７０がオフ状態でのドレイン端子２の電圧ＶDDをモ
ニタし、ドレイン端子２の電圧ＶDDが規定の最大ドレイ
ン電圧ＶDDmax以上になった場合に、パワーＭＯＳＦＥ
Ｔ１０のゲート電圧を上げてオンさせることにより、ド
レイン端子２の電圧が規定電圧以上になるのを防止する
過電圧保護回路として働く。このように各種保護回路
は、パワーＭＯＳＦＥＴ１０に対して働くことにより、
複合型ＭＯＳＦＥＴ７０の保護を行うことができる。な
お、本実施例の複合型ＭＯＳＦＥＴ７０も負のドレイン
耐圧を有することは勿論である。
【００７４】＜実施例９＞図９は、本発明に係る複合型
ＭＯＳＦＥＴのまた更に別の実施例を示す回路図であ
る。図９において、図８に示した実施例８と同一構成部
分については、説明の便宜上、同一の参照符号を付して
説明する。図９は、図８に示したブロック回路の具体的
回路構成の一例である。
ＭＯＳＦＥＴのまた更に別の実施例を示す回路図であ
る。図９において、図８に示した実施例８と同一構成部
分については、説明の便宜上、同一の参照符号を付して
説明する。図９は、図８に示したブロック回路の具体的
回路構成の一例である。
【００７５】本実施例の複合型ＭＯＳＦＥＴ７１では、
電圧比較回路５０はゲート・ソース間に保護ダイオード
１９を有するＭＯＳＦＥＴ１２から構成され、図８に示
した電圧比較回路５０の反転入力端子がａ側に接続され
ている場合の回路構成例である。尚、抵抗１６は、負方
向耐圧として保護ダイオード１９の耐圧を越える電圧値
が要求されない場合には短絡しても良い。電圧伝達回路
５１はダイオード列１３と抵抗１４との直列回路から構
成され、電圧比較回路５３はダイオード列２８とダイオ
ード列２９の直列回路から構成され、電圧伝達回路５４
は抵抗３４から構成される。なお、ダイオード列２８は
ドレイン端子２に規定以上の高電圧が印加されそうにな
ると、パワーＭＯＳＦＥＴ１０をオンさせる過電圧保護
ダイオードとして働き、ダイオード列２９はゲート端子
１からドレイン端子２へのリーク電流を防止する働きを
する。勿論、ダイオード列１３，２８，２９は、それぞ
れ１個のダイオードで所要の耐圧が得られる場合にはダ
イオード１個で構成しても良いし、ダイオード列１３の
順方向の抵抗分が大きく抵抗１４の抵抗値に相当する程
度有る場合は抵抗１４を省略することができる。
電圧比較回路５０はゲート・ソース間に保護ダイオード
１９を有するＭＯＳＦＥＴ１２から構成され、図８に示
した電圧比較回路５０の反転入力端子がａ側に接続され
ている場合の回路構成例である。尚、抵抗１６は、負方
向耐圧として保護ダイオード１９の耐圧を越える電圧値
が要求されない場合には短絡しても良い。電圧伝達回路
５１はダイオード列１３と抵抗１４との直列回路から構
成され、電圧比較回路５３はダイオード列２８とダイオ
ード列２９の直列回路から構成され、電圧伝達回路５４
は抵抗３４から構成される。なお、ダイオード列２８は
ドレイン端子２に規定以上の高電圧が印加されそうにな
ると、パワーＭＯＳＦＥＴ１０をオンさせる過電圧保護
ダイオードとして働き、ダイオード列２９はゲート端子
１からドレイン端子２へのリーク電流を防止する働きを
する。勿論、ダイオード列１３，２８，２９は、それぞ
れ１個のダイオードで所要の耐圧が得られる場合にはダ
イオード１個で構成しても良いし、ダイオード列１３の
順方向の抵抗分が大きく抵抗１４の抵抗値に相当する程
度有る場合は抵抗１４を省略することができる。
【００７６】また、温度比較回路５５は、ＭＯＳＦＥＴ
２７、ダイオード列３０、ダイオード３１、抵抗３３及
び抵抗３５から構成され、ゲート端子１とソース端子０
との間に接続された抵抗３３とダイオード３１の直列回
路は、ゲート端子１に電圧が印加されるとダイオード３
１と抵抗３３の接続点に定電圧ＶZを発生する。この定
電圧ＶZは、ダイオード３１と並列接続されたダイオー
ド列３０と抵抗３５の直列回路に加えられる。チップ温
度が上昇すると、温度検出用のダイオード列３０の順方
向電圧が低下し、所定の温度以上に上昇すると、ダイオ
ード列３０と抵抗３５の接続点を介して印加されるゲー
ト電圧がＭＯＳＦＥＴ２７のしきい値を越え、ＭＯＳＦ
ＥＴ２７がオンすることにより、パワーＭＯＳＦＥＴ１
０が遮断する。
２７、ダイオード列３０、ダイオード３１、抵抗３３及
び抵抗３５から構成され、ゲート端子１とソース端子０
との間に接続された抵抗３３とダイオード３１の直列回
路は、ゲート端子１に電圧が印加されるとダイオード３
１と抵抗３３の接続点に定電圧ＶZを発生する。この定
電圧ＶZは、ダイオード３１と並列接続されたダイオー
ド列３０と抵抗３５の直列回路に加えられる。チップ温
度が上昇すると、温度検出用のダイオード列３０の順方
向電圧が低下し、所定の温度以上に上昇すると、ダイオ
ード列３０と抵抗３５の接続点を介して印加されるゲー
ト電圧がＭＯＳＦＥＴ２７のしきい値を越え、ＭＯＳＦ
ＥＴ２７がオンすることにより、パワーＭＯＳＦＥＴ１
０が遮断する。
【００７７】更に、電流比較回路５６は、ＭＯＳＦＥＴ
２６と抵抗３２とから構成される。ＭＯＳＦＥＴ１０ｂ
のソースと複合型ＭＯＳＦＥＴのソース端子０との間に
接続された抵抗３２には、ＭＯＳＦＥＴ１０ａの１／ｋ
（ここで、ｋの値は例えば１０００）のドレイン電流が
流れる。ＭＯＳＦＥＴ２６のソース・ゲート間に、この
抵抗３２を接続し、ドレインをＭＯＳＦＥＴ１０のゲー
トに接続することにより、ドレイン電流ＩDSが規定電流
以上流れると抵抗３２の両端の電圧が高くなり、ＭＯＳ
ＦＥＴ２６のゲート電圧が上昇してドレイン電流ＩDSを
制限するように働く。
２６と抵抗３２とから構成される。ＭＯＳＦＥＴ１０ｂ
のソースと複合型ＭＯＳＦＥＴのソース端子０との間に
接続された抵抗３２には、ＭＯＳＦＥＴ１０ａの１／ｋ
（ここで、ｋの値は例えば１０００）のドレイン電流が
流れる。ＭＯＳＦＥＴ２６のソース・ゲート間に、この
抵抗３２を接続し、ドレインをＭＯＳＦＥＴ１０のゲー
トに接続することにより、ドレイン電流ＩDSが規定電流
以上流れると抵抗３２の両端の電圧が高くなり、ＭＯＳ
ＦＥＴ２６のゲート電圧が上昇してドレイン電流ＩDSを
制限するように働く。
【００７８】本実施例の複合型ＭＯＳＦＥＴ７１も実施
例８と同様に負のドレイン耐圧を有すると共に、上記各
種保護回路を有する。なお、本実施例の場合には保護ダ
イオード１９とＭＯＳＦＥＴ１２と抵抗１４の素子定数
によっては、ダイオード２８，２９がなくても過電圧保
護が働くようにすることができる。
例８と同様に負のドレイン耐圧を有すると共に、上記各
種保護回路を有する。なお、本実施例の場合には保護ダ
イオード１９とＭＯＳＦＥＴ１２と抵抗１４の素子定数
によっては、ダイオード２８，２９がなくても過電圧保
護が働くようにすることができる。
【００７９】＜実施例１０＞図１０は、図１〜図５およ
び図７〜図９に示した本発明に係る複合型ＭＯＳＦＥＴ
を構成するパワーＭＯＳＦＥＴ１０，１１，ＭＯＳＦＥ
Ｔ１２およびシリコンダイオード列１３の一実施例を示
す断面構造図である。図１０において、参照符号１００
はアンチモン又は砒素を不純物とする低抵抗、例えば
０．０２Ω・ｃｍ（アンチモン）又は０．００２Ω・ｃ
ｍ（砒素）のｎ形シリコン半導体基板を示し、この半導
体基板１００上に１〜２Ω・ｃｍのｎ形エピタキシャル
層１０１が１０μｍ形成されている。パワーＭＯＳＦＥ
Ｔ１０の形成部分は、５０ｎｍのゲート酸化膜１０６上
に形成した多結晶シリコンゲート層１０７ａのパターン
間に、５μｍ程度の深いｐ形拡散層１０４、ボディとな
る２μｍ程度のｐ形拡散層１０８、ボディとアルミ電極
層１１３とのオーミックコンタクトをとるための例えば
深さ０．５μｍ，ドーズ量１×１０15ｃｍ-2（ボロン）
の高濃度ｐ形拡散層１１０、ソース用の０．４μｍ，ド
ーズ量１×１０16ｃｍ-2（砒素）の高濃度ｎ形拡散層１
１１が形成され、多結晶シリコンゲート層１０７ａ上に
は絶縁層１１２を介してソース電極となるアルミ電極層
１１３が形成されている。ドレインはｎ形エピタキシャ
ル層１０１、ｎ形半導体基板１００を用い、ドレイン電
極となるドレイン電極層１１５をｎ形半導体基板１００
の裏面全面に形成することにより、縦型のパワーＭＯＳ
ＦＥＴ１０を構成している。
び図７〜図９に示した本発明に係る複合型ＭＯＳＦＥＴ
を構成するパワーＭＯＳＦＥＴ１０，１１，ＭＯＳＦＥ
Ｔ１２およびシリコンダイオード列１３の一実施例を示
す断面構造図である。図１０において、参照符号１００
はアンチモン又は砒素を不純物とする低抵抗、例えば
０．０２Ω・ｃｍ（アンチモン）又は０．００２Ω・ｃ
ｍ（砒素）のｎ形シリコン半導体基板を示し、この半導
体基板１００上に１〜２Ω・ｃｍのｎ形エピタキシャル
層１０１が１０μｍ形成されている。パワーＭＯＳＦＥ
Ｔ１０の形成部分は、５０ｎｍのゲート酸化膜１０６上
に形成した多結晶シリコンゲート層１０７ａのパターン
間に、５μｍ程度の深いｐ形拡散層１０４、ボディとな
る２μｍ程度のｐ形拡散層１０８、ボディとアルミ電極
層１１３とのオーミックコンタクトをとるための例えば
深さ０．５μｍ，ドーズ量１×１０15ｃｍ-2（ボロン）
の高濃度ｐ形拡散層１１０、ソース用の０．４μｍ，ド
ーズ量１×１０16ｃｍ-2（砒素）の高濃度ｎ形拡散層１
１１が形成され、多結晶シリコンゲート層１０７ａ上に
は絶縁層１１２を介してソース電極となるアルミ電極層
１１３が形成されている。ドレインはｎ形エピタキシャ
ル層１０１、ｎ形半導体基板１００を用い、ドレイン電
極となるドレイン電極層１１５をｎ形半導体基板１００
の裏面全面に形成することにより、縦型のパワーＭＯＳ
ＦＥＴ１０を構成している。
【００８０】シリコンダイオード列１３の形成部分は、
厚さ１μｍの絶縁膜１０５上に形成した多結晶シリコン
を用いて、中心がドーズ量１×１０15ｃｍ-2（ボロン）
の高濃度ｐ形領域層１０７ｄ、その周辺にドーズ量５×
１０13ｃｍ-2（ボロン）の低濃度ｐ形領域層１０７ｃを
介してドーズ量１×１０16ｃｍ-2（砒素）の高濃度ｎ形
領域層１０７ｂをリング状に設けている。このため、ｐ
ｎ接合の切れ目での耐圧低下がないという特徴がある。
これを複数個形成してアルミ電極パターンでつないでダ
イオード列１３を構成してもよいし、さらに外側に１０
７ｄ，１０７ｃ，１０７ｂのリングを繰り返し形成して
ダイオード列１３を構成してもよい。
厚さ１μｍの絶縁膜１０５上に形成した多結晶シリコン
を用いて、中心がドーズ量１×１０15ｃｍ-2（ボロン）
の高濃度ｐ形領域層１０７ｄ、その周辺にドーズ量５×
１０13ｃｍ-2（ボロン）の低濃度ｐ形領域層１０７ｃを
介してドーズ量１×１０16ｃｍ-2（砒素）の高濃度ｎ形
領域層１０７ｂをリング状に設けている。このため、ｐ
ｎ接合の切れ目での耐圧低下がないという特徴がある。
これを複数個形成してアルミ電極パターンでつないでダ
イオード列１３を構成してもよいし、さらに外側に１０
７ｄ，１０７ｃ，１０７ｂのリングを繰り返し形成して
ダイオード列１３を構成してもよい。
【００８１】ＭＯＳＦＥＴ１２形成部分は、ｐ形拡散層
１０４領域にボディとなるｐ形拡散層１０８、ボディと
アルミ電極層１１３とのオーミックコンタクトをとるた
めの高濃度ｐ形拡散層１１０、ソース用の高濃度ｎ形拡
散層１１１によりソースを形成し、ｐ形拡散層１０４領
域上にゲート酸化膜１０６を介して多結晶シリコンゲー
ト層１０７ａでゲート電極を構成する。ドレイン層はｐ
形拡散層１０４領域にドレイン耐圧向上のためのドーズ
量５×１０12ｃｍ-2（リン）の低濃度ｎ形拡散層１０９
と高濃度ｎ形拡散層１１１により構成し、ドレイン電極
は高濃度ｎ形拡散層１１１の表面よりアルミ電極層１１
３によって取り出し、横型のＭＯＳＦＥＴ１２を構成す
る。
１０４領域にボディとなるｐ形拡散層１０８、ボディと
アルミ電極層１１３とのオーミックコンタクトをとるた
めの高濃度ｐ形拡散層１１０、ソース用の高濃度ｎ形拡
散層１１１によりソースを形成し、ｐ形拡散層１０４領
域上にゲート酸化膜１０６を介して多結晶シリコンゲー
ト層１０７ａでゲート電極を構成する。ドレイン層はｐ
形拡散層１０４領域にドレイン耐圧向上のためのドーズ
量５×１０12ｃｍ-2（リン）の低濃度ｎ形拡散層１０９
と高濃度ｎ形拡散層１１１により構成し、ドレイン電極
は高濃度ｎ形拡散層１１１の表面よりアルミ電極層１１
３によって取り出し、横型のＭＯＳＦＥＴ１２を構成す
る。
【００８２】パワーＭＯＳＦＥＴ１１は、パワーＭＯＳ
ＦＥＴ１０と同様の構造の縦型パワーＭＯＳＦＥＴを構
成し、ドレイン層１００，ドレイン電極１１５は共通で
ある。両者のパワーＭＯＳＦＥＴ１０，１１のそれぞれ
のｐ形ボディ領域１０８との間に存在する寄生ｐｎｐト
ランジスタ動作やサイリスタ動作を、絶縁膜１０５の下
部に半導体基板１００に達する程度の深い、シート抵抗
５Ω／□の低抵抗の高濃度ｎ形拡散層１０３を形成する
ことにより、防止している。また、この深い低抵抗の高
濃度ｎ形拡散層１０３により、出力（ドレイン端子２）
とグラウンド（ソース端子０）との間の耐圧劣化および
ｎ形エピタキシャル層１０１へ少数キャリアが蓄積する
ことによるスイッチングの遅延を防止している。
ＦＥＴ１０と同様の構造の縦型パワーＭＯＳＦＥＴを構
成し、ドレイン層１００，ドレイン電極１１５は共通で
ある。両者のパワーＭＯＳＦＥＴ１０，１１のそれぞれ
のｐ形ボディ領域１０８との間に存在する寄生ｐｎｐト
ランジスタ動作やサイリスタ動作を、絶縁膜１０５の下
部に半導体基板１００に達する程度の深い、シート抵抗
５Ω／□の低抵抗の高濃度ｎ形拡散層１０３を形成する
ことにより、防止している。また、この深い低抵抗の高
濃度ｎ形拡散層１０３により、出力（ドレイン端子２）
とグラウンド（ソース端子０）との間の耐圧劣化および
ｎ形エピタキシャル層１０１へ少数キャリアが蓄積する
ことによるスイッチングの遅延を防止している。
【００８３】このように縦型パワーＭＯＳＦＥＴ１０，
１１、横型ＭＯＳＦＥＴ１２、シリコンダイオード列１
３等を構成すると共に、多結晶シリコン抵抗を用いるこ
とにより前記各実施例で説明した負電圧保護回路を有す
る複合型ＭＯＳＦＥＴを、従来と同様のパワーＭＯＳＦ
ＥＴプロセスにより実現することができる。使用する縦
型パワーＭＯＳＦＥＴの構造はソース・ボディを分離し
ないタイプでよいから、微細プロセスを用いて低オン抵
抗化を図ることも容易である。なお、参照符号１１４は
表面保護用の絶縁膜であり、後述するパッド部分を除い
てチップ表面全面を覆っている。また、上記拡散層の抵
抗率や拡散深さ等の数値は一例であって、これに限るも
のではなく、必要とする耐圧やオン抵抗等に応じて適宜
変更可能であることは言うまでもない。
１１、横型ＭＯＳＦＥＴ１２、シリコンダイオード列１
３等を構成すると共に、多結晶シリコン抵抗を用いるこ
とにより前記各実施例で説明した負電圧保護回路を有す
る複合型ＭＯＳＦＥＴを、従来と同様のパワーＭＯＳＦ
ＥＴプロセスにより実現することができる。使用する縦
型パワーＭＯＳＦＥＴの構造はソース・ボディを分離し
ないタイプでよいから、微細プロセスを用いて低オン抵
抗化を図ることも容易である。なお、参照符号１１４は
表面保護用の絶縁膜であり、後述するパッド部分を除い
てチップ表面全面を覆っている。また、上記拡散層の抵
抗率や拡散深さ等の数値は一例であって、これに限るも
のではなく、必要とする耐圧やオン抵抗等に応じて適宜
変更可能であることは言うまでもない。
【００８４】＜実施例１１＞図１１は、図１〜図５およ
び図７〜図９に示した本発明に係る複合型ＭＯＳＦＥＴ
を構成するパワーＭＯＳＦＥＴ１０，１１，ＭＯＳＦＥ
Ｔ１２およびシリコンダイオード列１３の別の実施例を
示す断面構造図である。図１１において、図１０に示し
た実施例１０と同一構成部分については、説明の便宜
上、同一の参照符号を付してその詳細な説明は省略す
る。すなわち、本実施例ではパワーＭＯＳＦＥＴ１１の
ドレイン領域に拡散係数の大きいリンを用いたシート抵
抗１００Ω／□の高濃度ｎ形埋込み層１０２を設けてい
る点が、図１０に示した構造と相違する。
び図７〜図９に示した本発明に係る複合型ＭＯＳＦＥＴ
を構成するパワーＭＯＳＦＥＴ１０，１１，ＭＯＳＦＥ
Ｔ１２およびシリコンダイオード列１３の別の実施例を
示す断面構造図である。図１１において、図１０に示し
た実施例１０と同一構成部分については、説明の便宜
上、同一の参照符号を付してその詳細な説明は省略す
る。すなわち、本実施例ではパワーＭＯＳＦＥＴ１１の
ドレイン領域に拡散係数の大きいリンを用いたシート抵
抗１００Ω／□の高濃度ｎ形埋込み層１０２を設けてい
る点が、図１０に示した構造と相違する。
【００８５】このように構成することにより、パワーＭ
ＯＳＦＥＴ１１の耐圧は低下するがオン抵抗を低減する
ことができるので、複合型ＭＯＳＦＥＴのオン抵抗も低
減する。図２の実施例で説明した数値例では、パワーＭ
ＯＳＦＥＴ１１のドレイン耐圧は、抵抗１５及び抵抗１
６により−３０Ｖしか掛からないように設定してあるの
で、パワーＭＯＳＦＥＴ１０のドレイン耐圧より３０Ｖ
低くても構わない。従って、複合型ＭＯＳＦＥＴの所要
耐圧を低下させることなく（この場合、正方向に６０Ｖ
のドレイン耐圧を確保して）、オン抵抗の低減を図るこ
とができる。
ＯＳＦＥＴ１１の耐圧は低下するがオン抵抗を低減する
ことができるので、複合型ＭＯＳＦＥＴのオン抵抗も低
減する。図２の実施例で説明した数値例では、パワーＭ
ＯＳＦＥＴ１１のドレイン耐圧は、抵抗１５及び抵抗１
６により−３０Ｖしか掛からないように設定してあるの
で、パワーＭＯＳＦＥＴ１０のドレイン耐圧より３０Ｖ
低くても構わない。従って、複合型ＭＯＳＦＥＴの所要
耐圧を低下させることなく（この場合、正方向に６０Ｖ
のドレイン耐圧を確保して）、オン抵抗の低減を図るこ
とができる。
【００８６】本実施例では、パワーＭＯＳＦＥＴ１１直
下のｎ形エピタキシャル層１０１を低抵抗化するため
に、わき上がり速度の速いりんの高濃度ｎ形埋込層１０
２を用いたが、パワーＭＯＳＦＥＴ１１形成部分のｎ形
エピタキシャル層１０１の表面から深いｎ形ウエル拡散
層を設けたり、パワーＭＯＳＦＥＴ１１のｎ形エピタキ
シャル層１０１の厚さだけを薄くしても同様の効果を得
ることができる。なお、本実施例では負のドレイン耐圧
が正のドレイン耐圧より低くて良い場合であり、逆に正
のドレイン耐圧が負のドレイン耐圧より低くて良い場合
には、パワーＭＯＳＦＥＴ１０直下のドレイン領域の低
抵抗化を行なえば良い。
下のｎ形エピタキシャル層１０１を低抵抗化するため
に、わき上がり速度の速いりんの高濃度ｎ形埋込層１０
２を用いたが、パワーＭＯＳＦＥＴ１１形成部分のｎ形
エピタキシャル層１０１の表面から深いｎ形ウエル拡散
層を設けたり、パワーＭＯＳＦＥＴ１１のｎ形エピタキ
シャル層１０１の厚さだけを薄くしても同様の効果を得
ることができる。なお、本実施例では負のドレイン耐圧
が正のドレイン耐圧より低くて良い場合であり、逆に正
のドレイン耐圧が負のドレイン耐圧より低くて良い場合
には、パワーＭＯＳＦＥＴ１０直下のドレイン領域の低
抵抗化を行なえば良い。
【００８７】＜実施例１２＞図１２は、図６に示した本
発明に係る複合型ＭＯＳＦＥＴを構成するパワーＭＯＳ
ＦＥＴ１０，１１、およびＭＯＳＦＥＴ１２ａのまた別
の実施例を示す断面構造図である。図１２において、図
１１に示した実施例１１と同一構成部分については、説
明の便宜上、同一の参照符号を付してその詳細な説明は
省略する。すなわち、本実施例では図６の制御用ＭＯＳ
ＦＥＴ１２ａとパワーＭＯＳＦＥＴ１１との間も高濃度
ｎ形拡散層１０３と高濃度ｎ形埋込層１０２で仕切って
いる点が、図１１に示した構造と相違する。
発明に係る複合型ＭＯＳＦＥＴを構成するパワーＭＯＳ
ＦＥＴ１０，１１、およびＭＯＳＦＥＴ１２ａのまた別
の実施例を示す断面構造図である。図１２において、図
１１に示した実施例１１と同一構成部分については、説
明の便宜上、同一の参照符号を付してその詳細な説明は
省略する。すなわち、本実施例では図６の制御用ＭＯＳ
ＦＥＴ１２ａとパワーＭＯＳＦＥＴ１１との間も高濃度
ｎ形拡散層１０３と高濃度ｎ形埋込層１０２で仕切って
いる点が、図１１に示した構造と相違する。
【００８８】図６の回路構成の場合には、ＭＯＳＦＥＴ
１２ａのボディ１０４とｎ形エピタキシャル層１０１と
周辺のｐ形拡散層１０４やｐ形拡散層１０８で構成され
る寄生ｐｎｐトランジスタが動作し得るが、この寄生素
子の動作やｎ形エピタキシャル層１０１への正孔蓄積効
果による特性劣化を高濃度ｎ形層１０２，１０３で仕切
ることにより抑制することが可能である。理想的には、
全ての制御用ＭＯＳＦＥＴが高濃度ｎ形拡散層１０２，
１０３で仕切られていることが望ましいが、これができ
ない場合にはボディ１０４を共有するＭＯＳＦＥＴ１２
ａとＭＯＳＦＥＴ１２ｂ並びにＭＯＳＦＥＴ２４ａとＭ
ＯＳＦＥＴ２４ｂをそれぞれ高濃度ｎ形拡散層１０３と
高濃度ｎ形埋込層１０２（または高濃度ｎ形基板１０
０）で仕切るだけでも上記抑制効果がある。
１２ａのボディ１０４とｎ形エピタキシャル層１０１と
周辺のｐ形拡散層１０４やｐ形拡散層１０８で構成され
る寄生ｐｎｐトランジスタが動作し得るが、この寄生素
子の動作やｎ形エピタキシャル層１０１への正孔蓄積効
果による特性劣化を高濃度ｎ形層１０２，１０３で仕切
ることにより抑制することが可能である。理想的には、
全ての制御用ＭＯＳＦＥＴが高濃度ｎ形拡散層１０２，
１０３で仕切られていることが望ましいが、これができ
ない場合にはボディ１０４を共有するＭＯＳＦＥＴ１２
ａとＭＯＳＦＥＴ１２ｂ並びにＭＯＳＦＥＴ２４ａとＭ
ＯＳＦＥＴ２４ｂをそれぞれ高濃度ｎ形拡散層１０３と
高濃度ｎ形埋込層１０２（または高濃度ｎ形基板１０
０）で仕切るだけでも上記抑制効果がある。
【００８９】＜実施例１３＞図１３は、図１乃至図９に
示した本発明に係る複合型ＭＯＳＦＥＴを構成するパワ
ーＭＯＳＦＥＴ１０，１１，ＭＯＳＦＥＴ１２の一実施
例を示す断面構造図である。実施例１０では深い低抵抗
の高濃度ｎ形拡散層１０３を新たに設けることによりパ
ワーＭＯＳＦＥＴ１０のソースとパワーＭＯＳＦＥＴ１
１のソースとの間のパンチスルー耐圧を６０Ｖ以上に設
定し、出力（ドレイン端子２）とグラウンド（ソース端
子０）との間の耐圧劣化を防止していた。これに対し本
実施例では、高濃度ｎ形拡散層１０３の代わりに浅い低
抵抗の高濃度ｎ形拡散層１１１を用いることにより、プ
ロセスコストの増加をせずにパンチスルー耐圧向上を達
成するように構成している。
示した本発明に係る複合型ＭＯＳＦＥＴを構成するパワ
ーＭＯＳＦＥＴ１０，１１，ＭＯＳＦＥＴ１２の一実施
例を示す断面構造図である。実施例１０では深い低抵抗
の高濃度ｎ形拡散層１０３を新たに設けることによりパ
ワーＭＯＳＦＥＴ１０のソースとパワーＭＯＳＦＥＴ１
１のソースとの間のパンチスルー耐圧を６０Ｖ以上に設
定し、出力（ドレイン端子２）とグラウンド（ソース端
子０）との間の耐圧劣化を防止していた。これに対し本
実施例では、高濃度ｎ形拡散層１０３の代わりに浅い低
抵抗の高濃度ｎ形拡散層１１１を用いることにより、プ
ロセスコストの増加をせずにパンチスルー耐圧向上を達
成するように構成している。
【００９０】本実施例の場合には、浅い低抵抗の高濃度
ｎ形拡散層１１１の周辺での電界集中によるドレイン端
子とソース端子間の耐圧劣化を防止するために、電界緩
和用のフィールドプレート１１３ａを設ける。このフィ
ールドプレート１１３ａとしては、ｎ形拡散層１１１に
接続された導電層もしくは略同電位の導電層であれば、
アルミ電極層でなくても構わない、例えばドーピングし
た低抵抗の多結晶シリコン層を用いることもできる。た
だし、本実施例の場合、例えばパワーＭＯＳＦＥＴ１０
のｐ形拡散層からｎ形エピタキシャル層１０１に注入さ
れた正孔の蓄積によるパワーＭＯＳＦＥＴ１１の遮断速
度の遅延や寄生サイリスタ動作の発生の可能性がある
が、これらの問題は、パワーＭＯＳＦＥＴ１０とパワー
ＭＯＳＦＥＴ１１との間にＭＯＳＦＥＴ１２等の保護回
路部を配置して、両素子の距離を離すことにより解決で
きる。
ｎ形拡散層１１１の周辺での電界集中によるドレイン端
子とソース端子間の耐圧劣化を防止するために、電界緩
和用のフィールドプレート１１３ａを設ける。このフィ
ールドプレート１１３ａとしては、ｎ形拡散層１１１に
接続された導電層もしくは略同電位の導電層であれば、
アルミ電極層でなくても構わない、例えばドーピングし
た低抵抗の多結晶シリコン層を用いることもできる。た
だし、本実施例の場合、例えばパワーＭＯＳＦＥＴ１０
のｐ形拡散層からｎ形エピタキシャル層１０１に注入さ
れた正孔の蓄積によるパワーＭＯＳＦＥＴ１１の遮断速
度の遅延や寄生サイリスタ動作の発生の可能性がある
が、これらの問題は、パワーＭＯＳＦＥＴ１０とパワー
ＭＯＳＦＥＴ１１との間にＭＯＳＦＥＴ１２等の保護回
路部を配置して、両素子の距離を離すことにより解決で
きる。
【００９１】＜実施例１４＞図１４は、本発明に係る複
合型ＭＯＳＦＥＴの更に別の実施例を示す実装平面図で
ある。本実施例では、図８及び図９に示した過熱保護回
路等を有する回路構成の複合型ＭＯＳＦＥＴ７１を形成
した半導体チップを実装する場合について説明する。
合型ＭＯＳＦＥＴの更に別の実施例を示す実装平面図で
ある。本実施例では、図８及び図９に示した過熱保護回
路等を有する回路構成の複合型ＭＯＳＦＥＴ７１を形成
した半導体チップを実装する場合について説明する。
【００９２】図１４において、参照符号１０００は複合
型ＭＯＳＦＥＴチップを示し、複合型ＭＯＳＦＥＴチッ
プ１０００上の領域１００４は、例えば図１０〜図１２
で示した断面構造を有する縦型パワーＭＯＳＦＥＴ１０
の形成領域、領域１００５は縦型パワーＭＯＳＦＥＴ１
１の形成領域、領域１００６はその他の制御回路形成領
域である。この複合型ＭＯＳＦＥＴチップ１０００を、
ソース端子用リード線１００１、ドレイン端子用リード
線１００２、ゲート端子用リード線１００３とは分離さ
れた導電性の金属層１０１４上に載置する。金属層１０
１４は、パッケージの絶縁基板１０１６上に形成され、
放熱フィン１０１５領域まで延在して放熱フィン１０１
５と接続されている。温度検出用素子１０１３は、負荷
短絡等の異常時にパワーＭＯＳＦＥＴ１１よりも温度が
上昇するパワーＭＯＳＦＥＴ１０が形成される領域１０
０４上の、特に最も温度が高くなるアクティブ領域上の
ソースパッド１００７に隣接する場所に形成する。
型ＭＯＳＦＥＴチップを示し、複合型ＭＯＳＦＥＴチッ
プ１０００上の領域１００４は、例えば図１０〜図１２
で示した断面構造を有する縦型パワーＭＯＳＦＥＴ１０
の形成領域、領域１００５は縦型パワーＭＯＳＦＥＴ１
１の形成領域、領域１００６はその他の制御回路形成領
域である。この複合型ＭＯＳＦＥＴチップ１０００を、
ソース端子用リード線１００１、ドレイン端子用リード
線１００２、ゲート端子用リード線１００３とは分離さ
れた導電性の金属層１０１４上に載置する。金属層１０
１４は、パッケージの絶縁基板１０１６上に形成され、
放熱フィン１０１５領域まで延在して放熱フィン１０１
５と接続されている。温度検出用素子１０１３は、負荷
短絡等の異常時にパワーＭＯＳＦＥＴ１１よりも温度が
上昇するパワーＭＯＳＦＥＴ１０が形成される領域１０
０４上の、特に最も温度が高くなるアクティブ領域上の
ソースパッド１００７に隣接する場所に形成する。
【００９３】ゲート端子用リード線１００３は、ゲート
用ボンディングワイヤ１０１２をソース用ボンディング
ワイヤ１０１０及びドレイン用ボンディングワイヤ１０
１１とは異なった方向から配線するために、ソース端子
用リード線１００１およびドレイン端子用リード線１０
０２が隣接する複合型ＭＯＳＦＥＴチップ１０００の辺
と異なる辺にまで曲げて延在させた構造としている。
尚、図１４において参照符号１００７，１００８，１０
０９はそれぞれソースパッド，ドレインパッド，ゲート
パッドを示し、各パッドは図１０〜図１３の断面構造図
で示した最上面の表面保護用の絶縁膜１１４を除去して
アルミ電極層１１３を露出させている領域である。ソー
スパッド１００７及びドレインパッド１００８は、パワ
ーＭＯＳＦＥＴのソース及びチャネル拡散層を形成する
領域、いわゆるアクティブ領域上に設けることにより、
パッド下部の半導体層も有効に素子領域として使用でき
るので、その分、オン抵抗またはチップ面積を小さくす
ることができる。
用ボンディングワイヤ１０１２をソース用ボンディング
ワイヤ１０１０及びドレイン用ボンディングワイヤ１０
１１とは異なった方向から配線するために、ソース端子
用リード線１００１およびドレイン端子用リード線１０
０２が隣接する複合型ＭＯＳＦＥＴチップ１０００の辺
と異なる辺にまで曲げて延在させた構造としている。
尚、図１４において参照符号１００７，１００８，１０
０９はそれぞれソースパッド，ドレインパッド，ゲート
パッドを示し、各パッドは図１０〜図１３の断面構造図
で示した最上面の表面保護用の絶縁膜１１４を除去して
アルミ電極層１１３を露出させている領域である。ソー
スパッド１００７及びドレインパッド１００８は、パワ
ーＭＯＳＦＥＴのソース及びチャネル拡散層を形成する
領域、いわゆるアクティブ領域上に設けることにより、
パッド下部の半導体層も有効に素子領域として使用でき
るので、その分、オン抵抗またはチップ面積を小さくす
ることができる。
【００９４】このような配置構成とすることにより、本
実施例では以下に述べるような効果がある。複合型ＭＯ
ＳＦＥＴチップ１０００を各端子用リード線１００１，
１００２，１００３とは分離された金属層１０１４上に
載置することにより、縦型のパワーＭＯＳＦＥＴ１０と
パワーＭＯＳＦＥＴ１１のドレイン同士の接続を金属層
１０１４で接続できると共に、各パワーＭＯＳＦＥＴ１
０，１１内でのドレイン電流が均一に流れるためそれぞ
れのオン抵抗もＭＯＳＦＥＴのサイズに見合った低い値
を得ることができる。更に、金属層１０１４を放熱フィ
ン１０１５領域まで延在させて接続したことにより、パ
ッケージの熱抵抗を低減することができる。
実施例では以下に述べるような効果がある。複合型ＭＯ
ＳＦＥＴチップ１０００を各端子用リード線１００１，
１００２，１００３とは分離された金属層１０１４上に
載置することにより、縦型のパワーＭＯＳＦＥＴ１０と
パワーＭＯＳＦＥＴ１１のドレイン同士の接続を金属層
１０１４で接続できると共に、各パワーＭＯＳＦＥＴ１
０，１１内でのドレイン電流が均一に流れるためそれぞ
れのオン抵抗もＭＯＳＦＥＴのサイズに見合った低い値
を得ることができる。更に、金属層１０１４を放熱フィ
ン１０１５領域まで延在させて接続したことにより、パ
ッケージの熱抵抗を低減することができる。
【００９５】また、温度検出用感熱素子１０１３を、縦
型パワーＭＯＳＦＥＴ１１よりも温度が上昇する縦型パ
ワーＭＯＳＦＥＴ１０の形成領域１００４上のソースパ
ッド１００７に隣接する場所に設けたことにより、感熱
素子の検出感度が向上し信頼性を高くすることができ
る。
型パワーＭＯＳＦＥＴ１１よりも温度が上昇する縦型パ
ワーＭＯＳＦＥＴ１０の形成領域１００４上のソースパ
ッド１００７に隣接する場所に設けたことにより、感熱
素子の検出感度が向上し信頼性を高くすることができ
る。
【００９６】また更に、ゲート端子用リード線１００３
を曲げて、チップ片側の側面にまで延在させたことによ
り、ソース用ボンディングワイヤ１０１０とドレイン用
ボンディングワイヤ１０１１を太くかつ短くできる上
に、マルチワイヤボンディングも容易に行うことができ
る。従って、大電流動作時のボンディングワイヤ自体の
抵抗による影響を非常に小さくすることが可能となる。
を曲げて、チップ片側の側面にまで延在させたことによ
り、ソース用ボンディングワイヤ１０１０とドレイン用
ボンディングワイヤ１０１１を太くかつ短くできる上
に、マルチワイヤボンディングも容易に行うことができ
る。従って、大電流動作時のボンディングワイヤ自体の
抵抗による影響を非常に小さくすることが可能となる。
【００９７】＜実施例１５＞図１５は、本発明に係る複
合型ＭＯＳＦＥＴを適用した逆接続保護機能付き電池駆
動システムの一実施例を示すブロック図である。図１５
において、図１に示した実施例１と同一構成部分につい
ては、同一の参照符号を付して説明する。この逆接続保
護機能付き電池駆動システムは、本発明に係るドレイン
の負電圧保護回路を有する複合型ＭＯＳＦＥＴ６０のゲ
ート端子１とソース端子０との間に電池８３を電源とす
るゲート駆動回路８１を接続し、ドレイン端子２に負荷
８４を介して電池８２の正電極側を接続し、ソース端子
０に電池８２の負電極側を接続した構成となっている。
合型ＭＯＳＦＥＴを適用した逆接続保護機能付き電池駆
動システムの一実施例を示すブロック図である。図１５
において、図１に示した実施例１と同一構成部分につい
ては、同一の参照符号を付して説明する。この逆接続保
護機能付き電池駆動システムは、本発明に係るドレイン
の負電圧保護回路を有する複合型ＭＯＳＦＥＴ６０のゲ
ート端子１とソース端子０との間に電池８３を電源とす
るゲート駆動回路８１を接続し、ドレイン端子２に負荷
８４を介して電池８２の正電極側を接続し、ソース端子
０に電池８２の負電極側を接続した構成となっている。
【００９８】このように構成することにより、複合型Ｍ
ＯＳＦＥＴ６０は電池８２から負荷８４への電流供給を
ゲート駆動回路８１の出力に応じてスイッチング制御す
ることができると共に、誤って電池を逆接続した場合で
も破壊することがない。複合型ＭＯＳＦＥＴ６０の具体
的構成例として、図２に示した複合型ＭＯＳＦＥＴ６１
を使用した場合には、たとえ電池８２を誤って逆接続し
てもその時に流れる電流は２５ｍＡ以下と低くできるた
め、素子や負荷を破壊することがない。
ＯＳＦＥＴ６０は電池８２から負荷８４への電流供給を
ゲート駆動回路８１の出力に応じてスイッチング制御す
ることができると共に、誤って電池を逆接続した場合で
も破壊することがない。複合型ＭＯＳＦＥＴ６０の具体
的構成例として、図２に示した複合型ＭＯＳＦＥＴ６１
を使用した場合には、たとえ電池８２を誤って逆接続し
てもその時に流れる電流は２５ｍＡ以下と低くできるた
め、素子や負荷を破壊することがない。
【００９９】従来技術で説明したソースとボディとを分
離し、ソースとドレインの電位関係により外部からの信
号でボディ電位を切り換え制御して負のドレイン耐圧を
持たせるパワーＭＯＳＦＥＴを用いて同様のスイッチン
グ制御を行うシステムを構築する場合、回路構成が複雑
となるばかりでなく、ソースとボディとを接続した通常
のパワーＭＯＳＦＥＴに比べて素子の微細化も困難であ
る。これに対して本発明に係る複合型ＭＯＳＦＥＴ６０
を用いる場合、外部からの制御信号の印加の必要なく自
動的に負のドレイン耐圧を持たせることができるので電
池８２の逆接続に耐えることができ、回路構成がシンプ
ルとなる。この複合型ＭＯＳＦＥＴは、通常のパワーＭ
ＯＳＦＥＴと同じ構成なので微細化が容易な構造である
から、微細プロセスを用いればチップサイズを更に小さ
くすることも可能である。
離し、ソースとドレインの電位関係により外部からの信
号でボディ電位を切り換え制御して負のドレイン耐圧を
持たせるパワーＭＯＳＦＥＴを用いて同様のスイッチン
グ制御を行うシステムを構築する場合、回路構成が複雑
となるばかりでなく、ソースとボディとを接続した通常
のパワーＭＯＳＦＥＴに比べて素子の微細化も困難であ
る。これに対して本発明に係る複合型ＭＯＳＦＥＴ６０
を用いる場合、外部からの制御信号の印加の必要なく自
動的に負のドレイン耐圧を持たせることができるので電
池８２の逆接続に耐えることができ、回路構成がシンプ
ルとなる。この複合型ＭＯＳＦＥＴは、通常のパワーＭ
ＯＳＦＥＴと同じ構成なので微細化が容易な構造である
から、微細プロセスを用いればチップサイズを更に小さ
くすることも可能である。
【０１００】また、通常のパワーＭＯＳＦＥＴを用いて
同様のスイッチング制御を行うシステムを構築する場
合、ドレイン・ボディ間の寄生ダイオードのために、電
池８２の電極を誤って逆に接続するとパワーＭＯＳＦＥ
Ｔに大電流が流れて熱により破壊してしまうので、これ
を防止するためパワーＭＯＳＦＥＴと直列にダイオード
を接続していた。しかし、その場合にはパワーＭＯＳＦ
ＥＴにダイオードの順方向電圧降下分（約０．７Ｖ）の
損失をなくすことができないため、低損失の電子スイッ
チを実現できないという欠点が有った。これに対し、本
実施例の逆接続保護機能付き電池駆動システムによれ
ば、出力端子（ドレイン端子２）とグラウンド端子（ソ
ース端子０）間の主電流経路にパワーＭＯＳＦＥＴ１
０，１１だけを使用する構成であるので、オン抵抗の低
いパワーＭＯＳＦＥＴを使用することによりスイッチ部
での電圧降下を０．４Ｖ以下と低く低損失にすることが
できる。しかも、逆接続保護を行うために設けたパワー
ＭＯＳＦＥＴ１１を駆動するための外付け回路は不要で
あり、通常のパワーＭＯＳＦＥＴを使用する場合と同じ
回路構成（ただし、直列接続する逆接続保護ダイオード
は不要）により逆接続保護を行うことができる。
同様のスイッチング制御を行うシステムを構築する場
合、ドレイン・ボディ間の寄生ダイオードのために、電
池８２の電極を誤って逆に接続するとパワーＭＯＳＦＥ
Ｔに大電流が流れて熱により破壊してしまうので、これ
を防止するためパワーＭＯＳＦＥＴと直列にダイオード
を接続していた。しかし、その場合にはパワーＭＯＳＦ
ＥＴにダイオードの順方向電圧降下分（約０．７Ｖ）の
損失をなくすことができないため、低損失の電子スイッ
チを実現できないという欠点が有った。これに対し、本
実施例の逆接続保護機能付き電池駆動システムによれ
ば、出力端子（ドレイン端子２）とグラウンド端子（ソ
ース端子０）間の主電流経路にパワーＭＯＳＦＥＴ１
０，１１だけを使用する構成であるので、オン抵抗の低
いパワーＭＯＳＦＥＴを使用することによりスイッチ部
での電圧降下を０．４Ｖ以下と低く低損失にすることが
できる。しかも、逆接続保護を行うために設けたパワー
ＭＯＳＦＥＴ１１を駆動するための外付け回路は不要で
あり、通常のパワーＭＯＳＦＥＴを使用する場合と同じ
回路構成（ただし、直列接続する逆接続保護ダイオード
は不要）により逆接続保護を行うことができる。
【０１０１】更に、本実施例の逆接続保護機能付き電池
駆動システムで使用する複合型ＭＯＳＦＥＴは、従来の
縦型パワーＭＯＳＦＥＴのプロセスによりワンチップで
実現できるため、低コストで小型実装が可能である。従
って、従来電子スイッチ化が図れなかった分野において
も、信頼性の高い逆接続保護機能を有する電池駆動シス
テムを構築することができる。
駆動システムで使用する複合型ＭＯＳＦＥＴは、従来の
縦型パワーＭＯＳＦＥＴのプロセスによりワンチップで
実現できるため、低コストで小型実装が可能である。従
って、従来電子スイッチ化が図れなかった分野において
も、信頼性の高い逆接続保護機能を有する電池駆動シス
テムを構築することができる。
【０１０２】＜実施例１６＞図１６は、本発明に係る複
合型ＭＯＳＦＥＴを適用した逆接続保護機能付き電池駆
動システムの別の実施例を示すブロック図である。図１
６において、図１５に示した実施例１５と同一構成部分
については、説明の便宜上、同一の参照符号を付してそ
の詳細な説明は省略する。すなわち、本実施例では、端
子３及び端子４を有し、かつ、パワーＭＯＳＦＥＴ１１
のゲートと端子４との間に抵抗１４を備えた複合型ＭＯ
ＳＦＥＴ８０を用い、端子４とゲート端子１間に例えば
６０Ｖの負方向耐圧を持たせるためのダイオード１３１
を接続し、ゲート端子１とソース端子０間にクランプ用
ダイオード３６を接続し、ゲート端子１と端子３とを接
続している点が、実施例１５と相違する。
合型ＭＯＳＦＥＴを適用した逆接続保護機能付き電池駆
動システムの別の実施例を示すブロック図である。図１
６において、図１５に示した実施例１５と同一構成部分
については、説明の便宜上、同一の参照符号を付してそ
の詳細な説明は省略する。すなわち、本実施例では、端
子３及び端子４を有し、かつ、パワーＭＯＳＦＥＴ１１
のゲートと端子４との間に抵抗１４を備えた複合型ＭＯ
ＳＦＥＴ８０を用い、端子４とゲート端子１間に例えば
６０Ｖの負方向耐圧を持たせるためのダイオード１３１
を接続し、ゲート端子１とソース端子０間にクランプ用
ダイオード３６を接続し、ゲート端子１と端子３とを接
続している点が、実施例１５と相違する。
【０１０３】このように構成することにより、ゲート端
子１に印加した電圧をダイオード１３１の１個分という
少ない電圧降下でパワーＭＯＳＦＥＴ１１のゲートに印
加することができ、パワーＭＯＳＦＥＴ１１のオン抵抗
を下げやすくなる。また、ダイオード３６は、ドレイン
端子２に印加される電圧が負になった時にゲート端子１
の電圧を−１Ｖ程度にクランプしてゲート端子１に接続
されるゲート駆動回路８１を保護する。すなわちゲート
駆動回路８１に、電池８２が逆接続されたときにゲート
端子１からドレイン端子２へ流れる電流を供給できる十
分な電流供給能力がない場合、ゲート駆動回路８１の出
力電圧も下がり、最悪の場合にはゲート駆動回路８１が
破壊する恐れがあるが、これをクランプ用ダイオード３
６により防止することができる。なお、図７に示した実
施例７のようにパワーＭＯＳＦＥＴ１０のゲート・ソー
ス間にダイオード列１７１を内蔵させた場合には、この
クランプ用ダイオード３６は不要である。勿論、誤って
電池８２を逆接続した場合にも複合型ＭＯＳＦＥＴ８０
は負のドレイン耐圧を有するので、この電池駆動システ
ムが破壊することはない、すなわち、逆接続保護機能を
有する。
子１に印加した電圧をダイオード１３１の１個分という
少ない電圧降下でパワーＭＯＳＦＥＴ１１のゲートに印
加することができ、パワーＭＯＳＦＥＴ１１のオン抵抗
を下げやすくなる。また、ダイオード３６は、ドレイン
端子２に印加される電圧が負になった時にゲート端子１
の電圧を−１Ｖ程度にクランプしてゲート端子１に接続
されるゲート駆動回路８１を保護する。すなわちゲート
駆動回路８１に、電池８２が逆接続されたときにゲート
端子１からドレイン端子２へ流れる電流を供給できる十
分な電流供給能力がない場合、ゲート駆動回路８１の出
力電圧も下がり、最悪の場合にはゲート駆動回路８１が
破壊する恐れがあるが、これをクランプ用ダイオード３
６により防止することができる。なお、図７に示した実
施例７のようにパワーＭＯＳＦＥＴ１０のゲート・ソー
ス間にダイオード列１７１を内蔵させた場合には、この
クランプ用ダイオード３６は不要である。勿論、誤って
電池８２を逆接続した場合にも複合型ＭＯＳＦＥＴ８０
は負のドレイン耐圧を有するので、この電池駆動システ
ムが破壊することはない、すなわち、逆接続保護機能を
有する。
【０１０４】また、ダイオード列１７１を内蔵した複合
型ＭＯＳＦＥＴチップとダイオード１３１を同一パッケ
ージに実装して、３端子の複合型ＭＯＳＦＥＴとしたも
のを使用することが可能である。更に、本実施例の逆接
続保護機能付き電池駆動システムも実施例１４と同様
に、使用する複合型ＭＯＳＦＥＴは従来と同様の縦型パ
ワーＭＯＳＦＥＴのプロセスでマルチチップもしくは少
ない外付け部品を用いて実現できるため小型実装が可能
である。尚、ゲートに接続された抵抗１４は、外付けの
ダイオード１３１の順方向の抵抗成分が大きく抵抗１４
の抵抗値と同程度となる場合には省略してもよい。
型ＭＯＳＦＥＴチップとダイオード１３１を同一パッケ
ージに実装して、３端子の複合型ＭＯＳＦＥＴとしたも
のを使用することが可能である。更に、本実施例の逆接
続保護機能付き電池駆動システムも実施例１４と同様
に、使用する複合型ＭＯＳＦＥＴは従来と同様の縦型パ
ワーＭＯＳＦＥＴのプロセスでマルチチップもしくは少
ない外付け部品を用いて実現できるため小型実装が可能
である。尚、ゲートに接続された抵抗１４は、外付けの
ダイオード１３１の順方向の抵抗成分が大きく抵抗１４
の抵抗値と同程度となる場合には省略してもよい。
【０１０５】以上、本発明に係る複合型ＭＯＳＦＥＴの
好適な実施例について説明したが、本発明は前記実施例
に限定されることなく、本発明の精神を逸脱しない範囲
内において種々の設計変更をなし得ることは勿論であ
る。例えば、上記実施例ではｎチャネルの複合型ＭＯＳ
ＦＥＴの場合を例に説明したが、極性を変えることによ
りｐチャネルの複合型ＭＯＳＦＥＴを実現できることは
言うまでもない。
好適な実施例について説明したが、本発明は前記実施例
に限定されることなく、本発明の精神を逸脱しない範囲
内において種々の設計変更をなし得ることは勿論であ
る。例えば、上記実施例ではｎチャネルの複合型ＭＯＳ
ＦＥＴの場合を例に説明したが、極性を変えることによ
りｐチャネルの複合型ＭＯＳＦＥＴを実現できることは
言うまでもない。
【０１０６】
【発明の効果】前述した説明から明らかなように、本発
明によれば、ソースとボディとを接続した通常のＭＯＳ
ＦＥＴ構造を用いて負電圧保護回路を内蔵する複合型Ｍ
ＯＳＦＥＴを構成したことにより、従来のようにボディ
電位をソース・ドレイン電圧の関係により外部から切り
換え制御する必要を無くして、負のドレイン耐圧を持た
せることができ、しかもオン抵抗を低減するための素子
の微細化も行うことができる。
明によれば、ソースとボディとを接続した通常のＭＯＳ
ＦＥＴ構造を用いて負電圧保護回路を内蔵する複合型Ｍ
ＯＳＦＥＴを構成したことにより、従来のようにボディ
電位をソース・ドレイン電圧の関係により外部から切り
換え制御する必要を無くして、負のドレイン耐圧を持た
せることができ、しかもオン抵抗を低減するための素子
の微細化も行うことができる。
【０１０７】また、本発明に係る複合型ＭＯＳＦＥＴは
３端子構成とすることができるため、従来の単体パワー
ＭＯＳＦＥＴと同様に使用することができる。更に、こ
の複合型ＭＯＳＦＥＴを使用して電池駆動システムを構
築した場合、複合型ＭＯＳＦＥＴ自体が負方向の耐圧も
有するため、外付けに耐圧確保の為のダイオードなどの
保護回路を設けることなく、ドレイン・ソース間に配置
する電池を誤って逆に接続した場合でも破壊を阻止する
逆接続保護機能付き電池駆動システムを容易に実現する
ことができる。従って、耐圧確保の為のダイオードを付
加した場合のような順方向電圧降下分の損失のない、非
常に低抵抗な電子スイッチを構成することができるとい
う効果を奏する。
３端子構成とすることができるため、従来の単体パワー
ＭＯＳＦＥＴと同様に使用することができる。更に、こ
の複合型ＭＯＳＦＥＴを使用して電池駆動システムを構
築した場合、複合型ＭＯＳＦＥＴ自体が負方向の耐圧も
有するため、外付けに耐圧確保の為のダイオードなどの
保護回路を設けることなく、ドレイン・ソース間に配置
する電池を誤って逆に接続した場合でも破壊を阻止する
逆接続保護機能付き電池駆動システムを容易に実現する
ことができる。従って、耐圧確保の為のダイオードを付
加した場合のような順方向電圧降下分の損失のない、非
常に低抵抗な電子スイッチを構成することができるとい
う効果を奏する。
【図１】本発明に係る複合型ＭＯＳＦＥＴの第１の実施
例を示すブロック図である。
例を示すブロック図である。
【図２】本発明に係る複合型ＭＯＳＦＥＴの第２の実施
例を示す回路図である。
例を示す回路図である。
【図３】本発明に係る複合型ＭＯＳＦＥＴの第３の実施
例を示す回路図である。
例を示す回路図である。
【図４】本発明に係る複合型ＭＯＳＦＥＴの第４の実施
例を示す回路図である。
例を示す回路図である。
【図５】本発明に係る複合型ＭＯＳＦＥＴの第５の実施
例を示す回路図である。
例を示す回路図である。
【図６】本発明に係る複合型ＭＯＳＦＥＴの第６の実施
例を示す回路図である。
例を示す回路図である。
【図７】本発明に係る複合型ＭＯＳＦＥＴの第７の実施
例を示す回路図である。
例を示す回路図である。
【図８】本発明に係る複合型ＭＯＳＦＥＴの第８の実施
例を示すブロック図である。
例を示すブロック図である。
【図９】本発明に係る複合型ＭＯＳＦＥＴの第９の実施
例を示す回路図である。
例を示す回路図である。
【図１０】本発明に係る複合型ＭＯＳＦＥＴを構成する
主要素子の一実施例を示す断面構造図である。
主要素子の一実施例を示す断面構造図である。
【図１１】本発明に係る複合型ＭＯＳＦＥＴを構成する
主要素子の別の実施例を示す断面構造図である。
主要素子の別の実施例を示す断面構造図である。
【図１２】本発明に係る複合型ＭＯＳＦＥＴを構成する
主要素子のまた別の実施例を示す断面構造図である。
主要素子のまた別の実施例を示す断面構造図である。
【図１３】本発明に係る複合型ＭＯＳＦＥＴを構成する
主要素子の更に別の実施例を示す断面構造図である。
主要素子の更に別の実施例を示す断面構造図である。
【図１４】本発明に係る複合型ＭＯＳＦＥＴを形成した
半導体チップを実装する一実施例を示す実装平面図であ
る。
半導体チップを実装する一実施例を示す実装平面図であ
る。
【図１５】本発明に係る複合型ＭＯＳＦＥＴを用いて構
成した逆接続保護機能付き電池駆動システムの一実施例
を示すブロック図である。
成した逆接続保護機能付き電池駆動システムの一実施例
を示すブロック図である。
【図１６】本発明に係る複合型ＭＯＳＦＥＴを用いて構
成した逆接続保護機能付き電池駆動システムの別の実施
例を示すブロック図である。
成した逆接続保護機能付き電池駆動システムの別の実施
例を示すブロック図である。
０…複合型ＭＯＳＦＥＴのソース端子、
１…複合型ＭＯＳＦＥＴのゲート端子、
２…複合型ＭＯＳＦＥＴのドレイン端子、
１０，１０ａ，１０ｂ…パワーＭＯＳＦＥＴ、
１１…パワーＭＯＳＦＥＴ、
１２，１２ａ，１２ｂ…ＭＯＳＦＥＴ、
１３，２０，２１，１３１，１７１…ダイオード列、
１７，１８，１９，３６…保護ダイオード、
１４，１５，１６，２０，２２…抵抗、
２４ａ，２４ｂ，２６，２７…ＭＯＳＦＥＴ、
５０，５３…電圧比較回路、
５１，５４…電圧伝達回路、
５５…温度比較回路、
５６…電流比較回路、
６０，６１，６２，６３…複合型ＭＯＳＦＥＴ、
６４，６５，６６…複合型ＭＯＳＦＥＴ、
７０，７１，８０…複合型ＭＯＳＦＥＴ、
８１…ゲート駆動回路、
８２，８３…電池、
８４…負荷、
１００…高濃度ｎ形シリコン基板、
１０１…ｎ形エピタキシャル層、
１０２…ｎ形埋込層、
１０３，１１１…高濃度ｎ形拡散層、
１０４…ｐ形拡散層、
１０５，１１１，１１２…絶縁層、
１０６…ゲート酸化膜、
１０７ａ…高濃度ｎ形多結晶シリコンゲート層、
１０７ｂ…高濃度ｎ形多結晶シリコン層、
１０７ｃ…高濃度ｐ形多結晶シリコン層、
１０７ｄ…低濃度ｐ形多結晶シリコン層、
１０８…ｐ形拡散層（ボディ）、
１１０…高濃度ｐ形拡散層、
１１３…アルミ電極層、
１１３ａ…アルミ電極層（フィールドプレート）、
１１５…ドレイン金属電極層、
１０００…複合型ＭＯＳＦＥＴチップ、
１００１…ソース端子用リード線、
１００２…ドレイン端子用リード線、
１００３…ゲート端子用リード線、
１００４…縦型パワーＭＯＳＦＥＴ１０形成領域、
１００５…縦型パワーＭＯＳＦＥＴ１１形成領域、
１００６…制御回路形成領域、
１００７…ソースパッド、
１００８…ドレインパッド、
１００９…ゲートパッド、
１０１０…ソース電極用ボンディングワイヤ、
１０１１…ドレイン電極用ボンディングワイヤ、
１０１２…ゲート電極用ボンディングワイヤ、
１０１３…温度検出用感熱素子、
１０１４…パッケージの金属層、
１０１５…パッケージの放熱フィン、
１０１６…パッケージの絶縁基板。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平２−122665（ＪＰ，Ａ)
特開 平２−179223（ＪＰ，Ａ)
特開 平２−65625（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/00
Claims (14)
- 【請求項１】第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴ
のドレイン同士を接続して、第１のＭＯＳＦＥＴのソー
スをソース端子とし、第２のＭＯＳＦＥＴのソースをド
レイン端子とし、第１のＭＯＳＦＥＴのゲートをゲート
端子とした複合型ＭＯＳＦＥＴであって、前記ドレイン
端子の電圧が前記ソース端子の電圧に対して負である間
は第２のＭＯＳＦＥＴをオフにする負電圧検出駆動手段
と、ドレイン端子から負電圧検出駆動手段を介してゲー
ト端子へ流れる電流を阻止すると共に前記ゲート端子に
入力された入力電圧信号に応じて第２のＭＯＳＦＥＴを
オンする入力伝達手段とを有し、 前記負電圧検出駆動手段は、ドレイン端子の電圧がソー
ス端子の電圧に対して負であることを検出する検出手段
と、該検出手段の出力に応じて前記第２のＭＯＳＦＥＴ
をオフするように駆動する第３のＭＯＳＦＥＴとからな
る複合型ＭＯＳＦＥＴ。 - 【請求項２】前記負電圧検出駆動手段、前記入力伝達手
段、前記第１及び第２のＭＯＳＦＥＴは同じチップに形
成された請求項１に記載の複合型ＭＯＳＦＥＴ。 - 【請求項３】前記検出手段は、前記ドレイン端子と前記
第２のＭＯＳＦＥＴのドレインとの間に接続された第１
及び第２の抵抗の直列回路から構成され、第１及び第２
の抵抗の接続点を第３のＭＯＳＦＥＴのゲートに接続し
てなる請求項１に記載の複合型ＭＯＳＦＥＴ。 - 【請求項４】前記検出手段は、前記第３のＭＯＳＦＥＴ
のゲートを前記第２のＭＯＳＦＥＴのドレインに接続し
てなる請求項１に記載の複合型ＭＯＳＦＥＴ。 - 【請求項５】前記検出手段は、前記ドレイン端子と前記
第２のＭＯＳＦＥＴのドレインとの間に接続された第３
の抵抗と少なくとも１つのダイオードから構成され、前
記第３の抵抗を前記第２のＭＯＳＦＥＴのドレインと前
記第３のＭＯＳＦＥＴのゲートの間に接続し、前記ダイ
オードを前記第３のＭＯＳＦＥＴのゲートとソースの間
に接続してなる請求項１に記載の複合型ＭＯＳＦＥＴ。 - 【請求項６】前記第３の抵抗の抵抗値を０に設定してな
る請求項５記載の複合型ＭＯＳＦＥＴ。 - 【請求項７】前記検出手段は、それぞれ抵抗と少なくと
も１つのダイオードを直列接続した第１及び第２の直列
回路から構成され、第１の直列回路と第２の直列回路を
直列接続して前記ドレイン端子と前記ソース端子との間
に接続すると共に、第１の直列回路と第２の直列回路の
接続点を第３のＭＯＳＦＥＴのゲートに接続してなる請
求項１に記載の複合型ＭＯＳＦＥＴ。 - 【請求項８】前記第１及び第２の直列回路を構成する抵
抗の抵抗値を０に設定してなる請求項７記載の複合型Ｍ
ＯＳＦＥＴ。 - 【請求項９】前記入力伝達手段は、抵抗と、前記ドレイ
ン端子から前記負電圧検出駆動手段を介してゲート端子
へ流れる電流を阻止する少なくとも１つのダイオードと
からなる直列回路を、ゲート端子と第２のＭＯＳＦＥＴ
のゲートとの間に接続してなる請求項１〜８のいずれか
１項に記載の複合型ＭＯＳＦＥＴ。 - 【請求項１０】 前記第３のＭＯＳＦＥＴは、前記ドレイ
ン端子と前記第２のＭＯＳＦＥＴのゲート端子との間に
ソース・ドレイン経路を有する請求項１〜９のいずれか
１項に記載の複合型ＭＯＳＦＥＴ。 - 【請求項１１】 前記第２のＭＯＳＦＥＴのドレイン・ソ
ース間耐圧を、前記第１のＭＯＳＦＥＴのドレイン・ソ
ース間耐圧よりも低く設定してなる請求項１〜１０のい
ずれか１項に記載の複合型ＭＯＳＦＥＴ。 - 【請求項１２】 前記ドレイン端子に負の電圧を印加した
場合に、前記ゲート端子の電圧低下をクランプする少な
くとも１つのダイオードを前記ゲート端子と前記ソース
端子との間に設けてなる請求項１〜１１のいずれか１項
に記載の複合型ＭＯＳＦＥＴ。 - 【請求項１３】 第１外部端子と、 第２外部端子と、 外部制御端子と、 それぞれ第１端子、第２端子及び制御端子を有し、前記
第１端子はそのボディに接続され、同じ導電型である第
１乃至第３のＭＯＳＦＥＴとを有し、 前記第１のＭＯＳＦＥＴは、その第１端子を前記第１外
部端子に接続し、 前記第２のＭＯＳＦＥＴは、その第１端子を前記第２外
部端子に接続し、その第２端子を前記第１のＭＯＳＦＥ
Ｔの第２端子に接続し、 前記第３のＭＯＳＦＥＴは、その第１端子を前記第２の
ＭＯＳＦＥＴの第１端子に接続し、その第２端子を前記
第２のＭＯＳＦＥＴの制御端子に接続し、 前記外部制御端子は、前記第１のＭＯＳＦＥＴの制御端
子に接続され、 前記外部制御端子は、前記第２外部端子から前記外部制
御端子に流れる電流を制限するダイオードを介して前記
第２のＭＯＳＦＥＴ制御端子に接続され、 前記第２外部端子の電圧が前記第１外部端子の電圧に対
して負である場合に、 前記第３のＭＯＳＦＥＴは前記第２のＭＯＳＦＥＴをオ
フするように駆動する半導体装置。 - 【請求項１４】 請求項１３において、 前記第１乃至第３のＭＯＳＦＥＴ及び前記ダイオードは
同じチップに形成された半導体装置。
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