JP7232208B2 - 半導体装置 - Google Patents

Description

本発明の実施形態は、半導体装置に関する。

昇圧回路は、電子回路において入力電圧を昇圧するために広く利用される。ブートストラップ方式による昇圧回路においては、整流素子として高耐圧素子であるDMOS（Double-Diffused Metal-Oxide-Semiconductor Field-Effect-Transistor）が使われることがある。DMOSのボディダイオードを整流素子として用いる場合には、ESD（Electrostatic Discharge、あるいはサージ電圧）耐量を満たす必要がある。

例えば、DMOSのESD耐量を高めるために、ゲートとソースの間に抵抗を接続して、ドレインにサージが発生するとDMOSをオンにして電流を逃がす構成がある。この場合、電圧変動が大きい端子間に使用すると、急峻に変化した場合にDMOSがオンして昇圧回路の電源側に一時的に大きな電流が流れ、特性に影響を与える場合がある。また、別の構成として、DMOSのゲートとソースを短絡する構成がある。DMOSのゲートとソースを短絡する場合、急激な電圧変動が起こった場合にボディダイオードのカソードからアノードへと電流が流れることを抑制できるが、ESD耐量を高めるためにはDMOSの形成面積を十分に広くする必要がある。このように、DMOSの形成面積を小さくしつつ、十分なESD耐量を満たすことは困難である。

特開平１１－２０５１１２号公報

一実施形態は、ESD耐量を満たし、かつ、ゲートとソースを短絡した場合に比較してDMOSトランジスタの面積を小さくすることを実現する半導体装置を提供する。

一実施形態によれば、半導体装置は、第1端子と、第2端子と、第1トランジスタと、切替回路と、を備える。第1トランジスタは、ボディダイオードのアノードが前記第1端子と接続され、ボディダイオードのカソードが前記第2端子と接続される。切替回路は、前記第1トランジスタのゲートとソースとの間に接続され、前記第1トランジスタのゲート－ソース間の接続状態を切り替える。

一実施形態に係る半導体装置の回路の一例を示す図。 図１におけるブートストラップ回路の一例を示す図。 一実施形態に係る半導体装置の回路の一例を示す図。 図３におけるブートストラップ回路の一例を示す図。 一実施形態に係る半導体装置の回路の一例を示す図。 図５におけるESD保護切替回路の一例を示す図。 図５におけるESD保護切替回路の一例を示す図。

以下、図面を参照して実施形態について説明する。なお、DMOSの制御を実現するブートストラップ回路又はESD保護切替回路以外の構成については、詳しい説明を省略することがある。また、各端子の電位又は電流を、端子VDDに対してVddといったように添え字を小文字として表す。

（第1実施形態）
図１は、第1実施形態に係る半導体装置1の回路を概略的に示す回路図である。半導体装置1は、制御回路10と、第1ドライバ12と、トランジスタM1、M2と、第2ドライバ14と、トランジスタM3、M4と、スイッチSW1と、ブートストラップ切替回路16と、を備える。

半導体装置1は、入力信号In1、In2に基づいて、例えば、MOSFETであるトランジスタQ1、Q2に駆動信号を出力する。例えば、トランジスタQ1は、ハイサイド側のスイッチ（第1スイッチング素子）であり、トランジスタQ2は、ローサイド側のスイッチ（第2スイッチング素子）である。

半導体装置1は、電源電圧を入力する端子として、端子VDDと端子GNDを備え、さらに、制御するための入力信号が入力される端子IN1、IN2、出力端子である端子GATE1、GATE2、VB、USWを備える。端子GATE1は、トランジスタQ1のゲートに、端子GATE2は、トランジスタQ2のゲートにそれぞれ接続される。端子VBと端子USWの間には外部に備えられるキャパシタC1が接続される。このキャパシタC1は、ハイサイドのトランジスタQ1を駆動するためのブートストラップキャパシタとして動作する。

トランジスタQ1、Q2は、例えば、n型のMOSFETである。トランジスタQ1は、ドレインが電圧源VBTに接続され、ゲートが端子GATE1と接続され、ソースが端子USW及びトランジスタQ2のドレインと接続される。トランジスタQ2は、ドレインがトランジスタQ1のソース及び端子USWと接続され、ゲートが端子GATE2と接続され、ソースが接地される。そして、端子USW、すなわち、トランジスタQ1のドレインとトランジスタQ2のソースの間に、図示しない負荷が接続される。半導体装置1により制御した駆動信号により、適切にトランジスタQ1、Q2をスイッチすることにより、駆動信号よりも大きな電圧、又は、電流を提供する。

制御回路10は、端子IN1、IN2から入力された信号に基づいて、第1ドライバ12及び第2ドライバ14を制御する。制御回路10は、例えば、第1ドライバ12及び第2ドライバ14が同時に駆動信号を出力しないように、端子IN1、IN2から入力された信号In1、In2を処理する。このように、制御回路10は、トランジスタQ1、Q2の駆動信号が疑似排他的に出力されるように半導体装置1の出力を制御する。信号In1、In2として使用する信号の種類に限定はないが、本実施形態では、電圧がHとLの2値をとる信号であるものとして説明する。信号In1、In2の信号状態と、トランジスタQ1、Q2の導通状態との関係に限定はないが、例えば、信号In1がHとなることに同期してトランジスタQ1がオンとなり、信号In2がHとなることに同期してトランジスタQ2がオンとなるように制御される。

ここで、疑似排他的とは、厳密に同じ瞬間でトランジスタQ1、Q2のオン／オフが排他的に入れ替わることに加え、切り替えのタイミングでトランジスタQ1、Q2の双方がオンとなることを回避することを含む。すなわち、どのタイミングにおいても少なくとも一方のトランジスタがオフであることをも含む概念である。制御回路10は、このように双方のトランジスタQ1、Q2が同時にオンすることが無いように制御するデッドタイム制御回路を備えていてもよい。また、信号In1、In2におけるゆらぎやノイズ等を除去するシュミットトリガを備えていてもよい。

第1ドライバ12は、ハイサイドのトランジスタQ1の駆動信号を出力するようにトランジスタM1、M2を駆動する回路である。トランジスタM1は、例えば、p型のMOSFETであり、トランジスタM2は、例えば、n型のMOSFETであり、この2つのトランジスタM1、M2により相補的MOSFET（CMOS：Complimentary MOSFET）を形成する。そして、このCMOSを形成する2つのトランジスタの共有ドレインが端子GATE1に接続される。すなわち、これらのトランジスタM1、M2は、そのドレインの電位がトランジスタQ1の駆動電圧として出力される電流バッファとして動作する。

トランジスタM1は、ソースがスイッチSW1のソース及び端子VBと接続され、ゲートが第1ドライバ12と接続され、ドレインがトランジスタM2のドレイン及び端子GATE1と接続される。トランジスタM2は、ドレインがトランジスタM1のドレイン及び端子GATE1と接続され、ゲートが第1ドライバ12と接続され、ソースがハイサイドの下位レベルである端子USWと接続される。

第2ドライバ14は、ローサイドのトランジスタQ2の駆動信号を出力するようにトランジスタM3、M4を駆動する回路である。トランジスタM3は、例えば、p型のMOSFETであり、トランジスタM4は、例えば、n型のMOSFETであり、この2つのトランジスタは、CMOSを形成する。このCMOSを形成する2つのトランジスタの共有ドレインがGATE2端子に接続される。すなわち、これらのトランジスタM3、M4は、そのドレインの電位がトランジスタQ2の駆動電圧として出力される電流バッファとして動作する。

ここで、ハイサイドのトランジスタQ1を駆動する電圧は、一般的にローサイドのトランジスタQ2を駆動する電圧よりも、例えば、Vbt程度高くなるので、トランジスタM1～M4のドレインの電位は、それに対応して制御する必要がある。

スイッチSW1は、例えば、端子VDDと端子VBとの間に接続されるp型のDMOSを備えて構成される。スイッチSW1のDMOSは、ドレインが端子VDDと接続され、ゲートがブートストラップ切替回路16を介してソースと接続され、ソースが端子VBに接続される。つまり、スイッチSW1は、寄生ダイオード（ボディダイオード）のアノードが端子VDDと接続され、寄生ダイオードのカソードが端子VBと接続される、このスイッチSW1は、例えば、VddとVbと、ブートストラップ切替回路16によるゲート－ソース間電圧に基づいて、オンとオフが切り替わる。

スイッチSW1のオン時においては、ドレインからソースへと電流が流れ得るが、この場合、Vdd > Vbであるので、端子VDDから端子VBへと電流が流れる。スイッチSW1のオフ時においては、スイッチSW1は、その寄生ダイオードを利用して、端子VBから端子VDDへと電流が流れないように動作するダイオードとして動作する。

ブートストラップ切替回路16は、このスイッチSW1のゲート－ソース間に抵抗R1を挿入するか、ショートして抵抗R1をパススルーするか制御する回路である。ブートストラップ切替回路16は、制御回路10と接続され、さらに、スイッチSW1のゲートとソースとの間に接続される。例えば、上記のスイッチSW1においてゲートに印加する電圧を制御し、ゲート－ソース間の電圧を適切な値へと制御する。

図２は、ブートストラップ切替回路16の一例を示す回路図である。なお、この図２においては、ブートストラップ切替回路16と接続される主要な回路以外の回路の図示は、省略している。

ブートストラップ切替回路16は、トランジスタM5、M6と、抵抗R1を備える。抵抗R1と、直列に接続されたトランジスタM5、M6と、は、以下に示すように、スイッチSW1のゲートとソースとの間に並列に備えられる。

トランジスタM5、M6は、例えば、p型のMOSFETで形成され、ソース同士、ゲート同士がそれぞれ接続される。トランジスタM5は、ドレインがスイッチSW1のソースと接続される。トランジスタM6は、ドレインがスイッチSW1のゲートと接続される。

抵抗R1は、スイッチSW1のソースとゲートとの間に備えられる。すなわち、抵抗R1は、トランジスタM5のドレインと、トランジスタM6のドレインとの間に接続される。

ESD印加時の半導体装置１の動作について説明する。

一例では、制御回路10は、ESDが印加されるタイミングにおいて、トランジスタM5、M6がオフするように制御信号を出力する。

このように制御を行うと、ESDが印加されるタイミングでは、スイッチSW1のゲートとソースが抵抗R1を介して接続される。この場合、スイッチSW1のゲートの電位は、ソースの電位より低くなり、セルフターンオンする。このとき、スイッチSW1は、電流を逃がし、ESD耐量を高く保つことができる。また、トランジスタM5、M6は、ソース同士が接続されているため、トランジスタM5、M6の寄生ダイオードに電流が流れることが無く、スイッチSW1のゲート－ソース間がクランプされることがない。なお、半導体装置1がESDを検出する方法に限定はない。また、制御回路10が、トランジスタM5、M6がオフする制御信号を出力するタイミングは、入力信号In１、In2から所定時間後であってもよい。

一方で、通常動作時には、トランジスタM5、M6がオンとなり、スイッチSW1のゲート－ソース間が短絡する。このため、トランジスタQ1がオンして端子USWの電位が高くなる場合に、スイッチSW1がオフとなり、端子VBから端子VDDへと電流が流れるのを回避することができる。

図１、図２を用いて、半導体装置1の動作について説明する。

まず、入力信号In2のHへの切り替わりに同期して、GATE2が接地点を基準としてHとなる。この場合、入力信号In1としてLが入力され、GATE1が接地点を基準としてLとなる。トランジスタQ1がオフし、トランジスタQ2がオンして、端子USWの電位が接地電位となる。この結果、端子VBの電位がVdd - Vf1となり、キャパシタC1が充電される。ここで、Vf1は、スイッチSW1における電圧降下である。簡便のため、各端子に現れる電位に対する、トランジスタQ1、Q2の電圧降下の寄与分について省略する。

次に、入力信号In2のLへの切り替わりに同期してGATE2がLとなる。続いて、入力信号In1がHへ切り替わり、GATE1が端子USWを基準としてHとなる。端子USWの電位は、徐々に上昇して最終的にVbtとなる。この結果、端子VBの電位がVbt + Vdd - Vf1に昇圧される。このタイミングでは、スイッチSW1がダイオードとして端子VBから端子VDDへと電流が流れるのを防止する。このため、キャパシタC1により、端子VBと端子USWと間に、Vdd - Vf1の電圧が保持される。

この後は、入力信号In1に同期してGATE1がH／LとなりトランジスタQ1がオン／オフし、入力信号In2に同期してGATE2がH／LとなりトランジスタQ2がオン／オフする。このように、半導体装置1は、ハーフブリッジにおける出力トランジスタを駆動する回路として動作する。

このような通常動作中には、トランジスタM5、M6がオン、すなわち、スイッチSW1のゲートとソースがショートされ、スイッチSW1は、ダイオードとして動作しているので、上記のように、端子VBから端子VDDへと電流が流れるのを回避することができる。

このように、スイッチSW1とキャパシタC1は、半導体装置１におけるブートストラップ回路として動作し、ハイサイドのトランジスタQ1の動作制御に必要な高いゲート電圧を提供する。

スイッチSW1のゲートソース間に抵抗R1を挿入するタイミングは、ESD印加時に限らない。別の例では、制御回路10は、トランジスタQ1がオフし、トランジスタQ2がオンするときに、トランジスタM5、M6がオフするように制御信号を出力する。半導体装置1が通常動作をしているとき、スイッチSW1は、抵抗R1が挿入されても、寄生ダイオードによってソースからドレインに電流を流し、キャパシタC1を充電する。半導体装置１にESDが印加されるとき、スイッチSW1のドレイン－ソース電圧が大きくなる。スイッチSW1は、セルフターンオンし、電流を逃がし、ESDの耐量を高く保つことができる。

制御回路10は、トランジスタQ1がオンし、トランジスタQ2がオフするときに、トランジスタM5、M6がオンするように制御信号を出力する。前述のとおり、半導体装置1が通常動作をしているとき、スイッチSW1は、ダイオードとして機能する。

以上のように、本実施形態によれば、ブートストラップダイオードとして機能するスイッチSW1と、その駆動回路において、ESDが印加される場合には、ゲート－ソース間が抵抗R1を介して接続され、ゲート電圧が下がることによりソースからドレインへと電流が流れる。この結果、ESD耐量を高めることが可能となる。一方で、通常使用時には、スイッチSW1のゲート－ソース間が短絡するため、スイッチSW1は、ダイオードとして動作する。このように、ESD耐量を満たし、かつ、ゲートとソースがブートストラップ切替回路16を介せずに短絡している場合に比較して、スイッチSW1に備えられるDMOSの形成面積を小さくすることができる。

（第2実施形態）
前述の第1実施形態では、端子VDDと端子VB間のスイッチがpDMOSであったが、これはnDMOSであってもよい。以下の説明において、図１、図２と同じ符号を付したものは、前述の第1実施形態と同様の動作であるので、詳しい説明は省略する。

図３は、スイッチがnDMOSである半導体装置1を示す回路図である。本実施形態において、半導体装置1は、制御回路10と、第1ドライバ12と、トランジスタM1、M2と、第2ドライバ14と、トランジスタM3、M4と、スイッチSW2と、ブートストラップ切替回路18と、を備える。

スイッチSW2は、例えば、端子VDDと端子VBとの間に接続されるn型のDMOSを備えて構成される。スイッチSW2のDMOSは、ドレインが端子VBと接続され、ゲートがブートストラップ切替回路18を介してソースと接続され、ソースが端子VDDに接続される。このスイッチSW2は、例えば、VddとVbと、ブートストラップ切替回路18によるゲート－ソース間電圧に基づいて、オンとオフが切り替わる。

スイッチSW2のオン時においては、ドレインからソースへと電流が流れ得るが、この場合、Vdd > Vbであるので、寄生ダイオードにより端子VDDから端子VBへと電流が流れる。スイッチSW2のオフ時においては、スイッチSW2は、その寄生ダイオードを利用して、端子VBから端子VDDへと電流が流れないように動作するダイオードとして動作する。

ブートストラップ切替回路18は、このスイッチSW2のゲート－ソース間に、抵抗R2を挿入するか、ゲート－ソース間をショートし抵抗R2をパススルーするかを制御する回路である。ブートストラップ切替回路18は、制御回路10と接続され、さらに、スイッチSW2のゲートとソースとの間に接続される。例えば、上記のスイッチSW2においてゲートに印加する電圧を制御し、ゲート－ソース間の電圧を適切な値へと制御する。

図４は、ブートストラップ切替回路18の一例を示す回路図である。なお、この図４においては、ブートストラップ切替回路18と接続される主要な回路以外の回路の図示は、省略している。

ブートストラップ切替回路18は、トランジスタM7、M8と、抵抗R2を備える。トランジスタM7、M8と、抵抗R2は、以下に示すように、スイッチSW2のゲートとソースとの間に並列に備えられる。

トランジスタM7、M8は、例えば、p型のMOSFETで形成され、ソース同士、ゲート同士がそれぞれ接続される。トランジスタM7は、ドレインがスイッチSW2のソースと接続される。トランジスタM8は、ドレインがスイッチSW2のゲートと接続される。

抵抗R2は、スイッチSW2のソースとゲートとの間に備えられる。すなわち、抵抗R2は、一端がトランジスタM7のドレインと接続され、他端がトランジスタM8のドレインと接続される。

ESDが印加されるタイミングにおいては、制御回路10は、トランジスタM7、M8がオフするように制御信号を出力する。このように制御を行うと、ESDが印加されるタイミングでは、スイッチSW2のゲートとソースが抵抗R2を介して接続される。この場合、ゲートの電位は、ソースの電位より低くなる。このため、スイッチSW2がオンとなり、ESDの耐量を高く保つことができる。また、トランジスタM7、M8は、ソースが共有接続されているため、このような状況下においてはトランジスタM7、M8のドレイン間で電流が流れることが無く、スイッチSW2のゲート－ソース間がクランプされることがない。

一方で、通常動作時には、トランジスタM7、M8がオンとなり、スイッチSW2のゲート－ソース間が短絡する。このため、トランジスタQ1がオンして端子USWの電位が高くなる場合に、スイッチSW2がオフとなり、端子VBから端子VDDへと電流が流れるのを回避することができる。

このように、スイッチSW1とブートストラップ切替回路16は、半導体装置１におけるブートストラップ回路として動作する。

図３、図４を用いて、半導体装置1の動作について説明する。

まず、入力信号In2に同期してGATE2が接地点を基準としてHとなると、トランジスタQ2がオンして、端子USWの電位が接地電位となる。この結果、端子VBの電位がVdd - Vf2となり、キャパシタC1が充電される。ここで、Vf2は、スイッチSW2における電圧降下である。

次に、入力信号In1に同期してGATE2がLとなり、続いてGATE1が端子USWを基準としてHとなると、端子USWの電位は、徐々に上昇して最終的にVbtとなる。この結果、端子VBの電位がVbt + Vdd - Vf2に昇圧される。このタイミングでは、スイッチSW2がダイオードとして端子VBから端子VDDへと電流が流れるのを防止する。このため、端子VBと端子USW間の電圧は、キャパシタC1により、Vdd - Vf2が保持される。

この後は、入力信号In1に同期してGATE1がH／LとなりトランジスタQ1がオン／オフし、入力信号In2に同期してGATE2がH／LとなりトランジスタQ2がオン／オフする。このように、半導体装置1は、ハーフブリッジとして動作する。

このような通常動作中には、トランジスタM7、M8がオン、すなわち、スイッチSW2のゲートとソースがショートされ、スイッチSW2は、ダイオードとして動作しているので、上記のように、端子VBから端子VDDへと電流が流れるのを回避することができる。

以上のように、本実施形態によれば、ブートストラップダイオードとして機能するスイッチSW2と、その駆動回路において、ESDが印加される場合には、ゲート－ソース間が抵抗R2を介して接続され、ゲート電圧が下がることによりソースからドレインへと電流が流れる。この結果、ESD耐量を高めることが可能となる。一方で、通常使用時には、スイッチSW2のゲート－ソース間が短絡するため、スイッチSW2は、ダイオードとして動作する。このように、ESD耐量を満たし、かつ、ゲートとソースがブートストラップ切替回路16を介せずに短絡している場合に比較して、スイッチSW2に備えられるDMOSの形成面積を小さくすることができる。

一般的にpDMOSは、nDMOSより同等の耐圧を有するために必要となる形成面積が小さくなるため図１に示す構成であるとよりDMOSの面積を小さくすることができる。一方で、図３のように駆動側ではなく、電源側にブートストラップ切替回路18を寄せることにより、端子VBへのブートストラップ切替回路18からの影響を小さくすることができる。このため、前述の第1実施形態に係る半導体装置1と、第2実施形態に係る半導体装置1は、その目的により使い分けることが可能である。いずれの実施形態においても、前述した効果を奏することは可能である。

（第3実施形態）
前述の各実施形態では、ハイサイド側にDMOSを備える構成としたが、第3実施形態は、ローサイド側にもDMOSと備える構成である。これは、急峻な電圧の変化dV / dtは、端子USWにおいても発生し得るものであり、本実施形態の構成は、このような電圧の変化から回路を保護することに対応するものである。

図５は、第3実施形態に係る半導体装置1の回路を概略的に示す回路図である。半導体装置1は、制御回路10と、第1ドライバ12と、トランジスタM1、M2と、第2ドライバ14と、トランジスタM3、M4と、ブートストラップ回路20と、スイッチSW3と、ESD保護切替回路22と、を備える。

ブートストラップ回路20は、ハイサイド側の昇圧時の電流を制御する回路であり、第1実施形態におけるスイッチSW1及びブートストラップ切替回路16と同等の構成、又は、第2実施形態におけるスイッチSW2及びブートストラップ切替回路18と同等の構成とすることができる。

スイッチSW3は、端子USWと端子GNDとの間に接続されるn型のDMOSを備えて構成される。スイッチSW3のDMOSは、ドレインが端子USWと接続され、ゲートがESD保護切替回路22を介してソースと接続され、ソースが端子GNDと接続される。このスイッチSW3は、例えば、USWの電位と、ESD保護切替回路22によるゲート－ソース間電圧に基づいて、オンとオフが切り替わる。

スイッチSW3がオン時においては、端子USWから端子GNDへと電流が流れる。また、スイッチSW3がオフ時においては、端子USWから端子GNDへと電流が流れ無いようにダイオードとして動作する。

ESD保護切替回路22は、このスイッチSW3のゲート－ソース間電圧を制御する回路である。ESD保護切替回路22は、制御回路10と接続され、さらに、スイッチSW3のゲートとソースとの間に接続される。例えば、上記のスイッチSW3においてゲートに印加する電圧を制御し、ゲート－ソース間の電圧を適切な値へと制御する。

図６は、ESD保護切替回路22の一例を示す回路図である。なお、この図６においては、ESD保護切替回路22と接続される主要な回路以外の回路の図示は、省略している。

ESD保護切替回路22は、トランジスタM9、M10と、抵抗R3を備える。トランジスタM9、M10と、抵抗R3は、以下に示すように、スイッチSW3のゲートとソースとの間に並列に備えられる。

トランジスタM9、M10は、例えば、n型のMOSFETで形成され、ドレイン同士、ゲート同士がそれぞれ接続される。トランジスタM9は、ソースがスイッチSW3のゲートと接続される。トランジスタM10は、ドレインがスイッチSW3のソースと接続される。

抵抗R3は、スイッチSW3のソースとゲートとの間に備えられる。すなわち、抵抗R3はまた、トランジスタM9のソースと、トランジスタM10のソースとの間に接続される。

ESDが印加されるタイミングにおいては、トランジスタM9、M10がオフするように制御回路10は、制御信号を出力する。このように制御を行うと、ESDが印加されるタイミングでは、スイッチSW3のゲートとソースが抵抗R3を介して接続される。この場合、ゲートの電位は、ソースの電位より高くなる。このため、スイッチSW3がオンとなり、ESDの耐量を高く保つことができる。また、トランジスタM9、M10は、ドレインが共有接続されているため、このような状況下においてはトランジスタM9、M10のソース間で電流が流れることが無く、スイッチSW3のゲート－ソース間がクランプされることがない。

一方で、通常動作時には、トランジスタM9、M10がオンとなり、スイッチSW3のゲート－ソース間が短絡する。このため、トランジスタQ1がオンしてUSWの電位が高くなる場合に、スイッチSW3がオフとなり、端子USWから端子GNDへと電流が流れるのを回避することができる。

半導体装置1のハーフブリッジとしての動作は、前述の実施形態に示した動作と同様であるので、省略する。

以上のように、本実施形態によれば、ブートストラップダイオードとして機能するスイッチSW3と、その駆動回路において、ESDが印加される場合には、ゲート－ソース間が抵抗R3を介して接続され、ゲート電圧がソース電圧よりも高くなることにより適切にドレインからソースへと電流が流れる。この結果、ESD耐量を高めることが可能となる。一方で、通常使用時には、スイッチSW3のゲート－ソース間が短絡するため、スイッチSW3は、ダイオードとして動作する。このように、ESD耐量を満たし、かつ、ゲートとソースがESD保護切替回路を介せずに短絡している場合に比較して、スイッチSW3に備えられるDMOSの形成面積を小さくすることができる。

図７は、第3実施形態の一変形例を示す図である。この図７に示すように、ESD保護切替回路22に備えられる2つのトランジスタは、ソースが共有接続される構成としてもよい。この場合も、上記と同様の動作をすることが可能である。

なお、本実施形態は、例えば、第1実施形態と第2実施形態との違いと同様に、スイッチSW3の極性を逆にすることも可能である。この場合、ESD保護切替回路22の構成も適切に変更されることに留意されたい。

全ての実施形態においては、キャパシタC1は、外部の電圧及び負荷に基づいて適切にその容量が設定される。一方で、用途が固定されている、すなわち、外部の電圧及び負荷が所定のものである場合には、このキャパシタC1をも半導体装置1内に取り込んでもよい。この場合、半導体装置1から、端子VBを削除してもよい。

全ての実施形態における半導体装置1は、ハーフブリッジ回路として使用され、例えば、汎用のDC-DCコンバータ、車載用の回路、モータ駆動用の回路等、一般的な種々のデバイスに適用することがかの腕ある。

前述の全ての実施形態において、図面及び説明では、わかりやすさのためいくつかの回路素子を省略していることがあるが、本開示の実施形態は、これに限定されるものではない。例えば、半導体装置1はさらに、チャージポンプを備えていてもよい。また、トランジスタの極性は、上記に限られるものではなく、適切に動作が保証されるのであれば、一部又は全部の極性を入れ替えてもよい。また、トランジスタとしてMOSFETを一例として記載したが、バイポーラ等の他のトランジスタで適切に代用できる範囲において代用してもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

1：半導体装置、
10：制御回路、
12：第1ドライバ、
14：第2ドライバ、
16、18：ブートストラップ切替回路、
20：ブートストラップ回路、
22：ESD保護切替回路、
Q1、Q2：トランジスタ（スイッチング素子）、
M1、M2、M3、M4、M5、M6、M7、M8、M9、M10：トランジスタ、
R1、R2、R3：抵抗、
C1：キャパシタ、
SW1、SW2、SW3：スイッチ

Claims (6)

1. 第1端子と、
   第2端子と、
   ボディダイオードのアノードが前記第1端子と接続され、ボディダイオードのカソードが前記第2端子と接続される、第1トランジスタと、
   前記第1トランジスタのゲートとソースとの間に接続され、前記第1トランジスタのゲート－ソース間の接続状態を切り替える、切替回路と、
   を備え、
   前記切替回路は、
   一端と他端が、それぞれ前記第1トランジスタのソースとゲートに接続される、抵抗と、
   ボディダイオードの順方向が互いに逆向きでかつ直列に接続される、チャネル型が同じ2つのトランジスタであって、一端が前記第1トランジスタのソースと接続される、第2トランジスタと、一端が前記第2トランジスタの他端と接続され、ゲートが前記第2トランジスタのゲートと接続され、他端が前記第1トランジスタのゲートと接続される、第3トランジスタと、を有する2つのトランジスタと、
   を備える、半導体装置。
2. 第1スイッチング素子と、前記第1スイッチング素子と接点で直列に接続された第2スイッチング素子と、を有するスイッチング素子を駆動する半導体装置であって、
   前記第1端子は、電源電圧が入力される端子であり、
   前記第2端子、第3端子及び第4端子と接続され、前記第3端子を前記第2端子または前記第4端子の一方に電気的に導通させるゲートドライバ回路と、
   少なくとも1つの信号入力端子から入力される制御信号に応じて前記ゲートドライバ回路を制御する制御回路と、
   を備える請求項１に記載の半導体装置。
3. 前記第2トランジスタ及び前記第3トランジスタは、Pチャネル型のMOSトランジスタである、
   請求項２に記載の半導体装置。
4. 前記第1トランジスタは、n型のDMOSである、
   請求項３に記載の半導体装置。
5. 前記第1スイッチング素子側の端部に電源が接続され、第2スイッチング素子側の端部にグランドが接続される、前記スイッチング素子を駆動する半導体装置であって、
   前記第2端子は、容量素子を介して、前記接点に接続される端子であり、
   前記第3端子は、前記第1スイッチング素子の制御端子に接続される端子であり、
   前記第4端子は、前記接点に接続される端子である、
   請求項２から請求項４のいずれか１項に記載の半導体装置。
6. 第1スイッチング素子と、前記第1スイッチング素子と接点で直列接続された第2スイッチング素子と、を有するスイッチング素子を駆動する半導体装置であって、
   前記第1端子は、前記接点に接続される端子であり、
   前記第2端子は、グランド接続される端子であり、
   前記第1トランジスタは、nチャネル型のDMOSである、
   請求項１に記載の半導体装置。

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