JP2017055255A - パワー半導体装置 - Google Patents

Abstract

【課題】 スイッチング損失を低減させつつノイズの影響も低減することにある。
【解決手段】
第１のソース、第１のドレイン、及び第１のゲートを有する第１導電型の第１のＭＯＳＦＥＴと、第２のドレイン、前記第１のソースに電気的に接続された第２のソース、及び前記第１のゲートに電気的に接続された第２のゲートを有する第１導電型の第２のＭＯＳＦＥＴと、前記第１及び前記第２のドレインの間に接続されたダイオードとを備え、
前記第１のＭＯＳＦＥＴは、前記第２のＭＯＳＦＥＴよりも耐圧が高いことを特徴とするパワー半導体装置を提供する。
【選択図】 図１

Description

本発明の実施形態は、パワー半導体装置に関する。

従来、高電圧と低電圧２種類の半導体装置とダイオードを組み合わせて構成したパワー半導体装置が知られている。

特表２０１４−５１２７６５号公報 特許第３４８５６５５号公報

本実施形態は、スイッチング損失を低減させつつノイズの影響も低減するパワー半導体装置を提供する。

実施形態のパワー半導体装置は、第１のソース、第１のドレイン、及び第１のゲートを有する第１導電型の第１のＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ；Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ。以下、ＭＯＳＦＥＴと呼ぶ）と、第２のドレイン、前記第１のソースに電気的に接続された第２のソース、及び第１のゲートに電気的に接続された第２のゲートを有する第１導電型の第２のＭＯＳＦＥＴと、前記第１及び第２のドレインの間に接続されたダイオードとを備える。前記第１のＭＯＳＦＥＴは、前記第２のＭＯＳＦＥＴよりも耐圧が高い。

第１の実施形態のパワー半導体装置を示す回路図。 第１の実施形態のパワー半導体装置を用いた制御回路を示す図。 第１の実施形態の効果を説明するための特性図。 比較例のパワー半導体装置を示す回路図。 第２の実施形態のパワー半導体装置を示す回路図。

以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一の構成部分には同一の符号を付して示すこととし、その詳細な説明は省略する。

（第１の実施形態）
図１は、本発明の第１の実施形態を示すパワー半導体装置１の回路図である。

この例では、第１のパワーＭＯＳＦＥＴ（Ｑ１）と第２のパワーＭＯＳＦＥＴ（Ｑ２）とが直列に接続される。第１のＭＯＳＦＥＴは第１導電型としてのＮチャネル型であり、中高耐圧の特性を有する。また、第２のＭＯＳＦＥＴはＮチャネル型であり、低耐圧の特性を有する。

第１及び第２のＭＯＳＦＥＴ（Ｑ１、Ｑ２）は、お互いのゲート同士が電気的に接続された共通ゲート、お互いのソース同士が電気的に接続された共通ソース１１及び各ドレインを有し、共通ゲートは、外部端子１４に、各ドレインはそれぞれ外部端子１２、１３に接続される。また、共通ソース１１は外部に接続される端子は有さない。

また、第１及び第２のＭＯＳＦＥＴ（Ｑ１、Ｑ２）のそれぞれのドレイン（端子１２、１３）間には、高速型ダイオード（Ｄ１）が接続される。つまり、高速型ダイオード（Ｄ１）は、前記２つのＭＯＳＦＥＴ（Ｑ１、Ｑ２）に対して並列接続された構成となっている。

高速型ダイオード（Ｄ１）のカソードは第１のＭＯＳＦＥＴ（Ｑ１）側に接続され、アノードは第２のＭＯＳＦＥＴ（Ｑ２）側に接続される。高速型ダイオード（Ｄ１）の一例としては、ＳｉＣ系のダイオード（例えば、ショットキーバリアダイオード；ＳＢＤ）などの化合物系ダイオードが高耐圧で高速なために適している。これら３つの半導体装置（第１、第２のＭＯＳＦＥＴ（Ｑ１、Ｑ２）及び高速型ダイオードＤ１）の組み合わせによって、外部からは、１２（ドレイン）、１３（ソース）、１４（ゲート）の３端子からなる、一つのＭＯＳＦＥＴと見なすこともできる。

ここで、第２のＭＯＳＦＥＴ（Ｑ２）は、第１のＭＯＳＦＥＴ（Ｑ１）よりも低いオン抵抗を有するものとする。また、端子１２には第１の電圧、端子１３には第２の電圧（第１の電圧＞第２の電圧）が与えられる。

また、符号９、１０で示されているのは、第１、第２のＭＯＳＦＥＴ（Ｑ１，Ｑ２）がそれぞれ持つ寄生ダイオードである。寄生ダイオード９、１０は、共通ソース１１から外部端子１２、１３に向かって整流性を有するものである。

尚、本実施形態の説明におけるＭＯＳＦＥＴの耐圧として、低耐圧としては、例えば２００Ｖ以下、典型的には１００Ｖ以下である。また、中高耐圧としては、例えば、５００Ｖ以上であり、高耐圧としては、例えば、数ＫＶ以上を指す場合もある。

また、パワー半導体装置の構造として、ゲートがチップの表面方向に形成されたプレーナゲート構造と、チップの表面に対し垂直方向に形成されたトレンチゲート構造が主に知られている。トレンチゲート構造は低オン抵抗であるが、プレーナゲート構造の方が、性能及びコスト面で有利であるため高耐圧トランジスタとして一般によく用いられる。

なお、本実施形態では、前記プレーナゲート構造またはトレンチゲート構造を用いることができ、両ゲート構造において、スーパージャンクション構造を採用してもよい。スーパージャンクション構造は、例えば、チップ表面に対して隣接したＮ層とＰ層を交互に延在させ、Ｎ層及びＰ層の不純物濃度を同じ程度の濃度にする。この構造によれば、オン時にはＮ層を通して電子を流し、オフ時にはＮ層、Ｐ層を空乏化して平坦な電界分布を得、耐圧を高くできる。従って、高耐圧でありながら低オン抵抗も実現することが可能である。

本実施形態の第１、第２のＭＯＳＦＥＴ（Ｑ１、Ｑ２）と高速型ダイオード（Ｄ１）からなるパワー半導体装置を、図２の回路図に示すように誘導負荷等を使用した制御回路（ハーフブリッジ回路）に適用した場合を例にとり、以下この適用例について説明する。

図２の制御回路は、図１に示した（Ｑ１、Ｑ２、Ｄ１からなる）第１のパワー半導体装置１を備え、第１のパワー半導体装置１の端子１２と端子１３間に、負荷として、例えば、モータコイル等のインダクタンス（Ｌ）が第１のパワー半導体装置１と並列に接続される。さらに、第２のパワー半導体装置２が、前記第１のパワー半導体装置１に対し、端子１２を介して直列に接続される。第２のパワー半導体装置２の回路構成は、第１のパワー半導体装置１と同様であり、第３のＭＯＳＦＥＴ（Ｑ３）、第４のＭＯＳＦＥＴ（Ｑ４）及び高速型ダイオード（Ｄ２））から構成される（Ｑ３、Ｑ４、Ｄ１は図示せず）。

第３及び第４のＭＯＳＦＥＴ（Ｑ３、Ｑ４）は、第１のパワー半導体装置１と同様、共通ゲートと共通ソースを有する。第１及び第２のパワー半導体装置１、２それぞれの共通ゲートは独立に制御される。

また、第２のパワー半導体装置２の端子１２とは反対側にある端子１８は、電源電圧Ｖｄｄに接続される。第１のパワー半導体装置１側の端子１３は接地電位（ＧＮＤ）である。

なお、本実施形態では、ハーフブリッジ回路に適用して説明するが、フルブリッジ回路等の他の制御回路にも適用可能である。

次に、第１の実施形態のパワー半導体装置を適用した前記制御回路（ハーフブリッジ回路）の動作について、以下説明する。

まず、第２のパワー半導体装置２の共通ゲート端子と端子１２間に電圧信号を与える（例えば、ゲート電圧１０Ｖ以上付与する）と第３及び第４のＭＯＳＦＥＴ（Ｑ３、Ｑ４）は同時にオン状態（Ｔ１；時刻Ｔ１において第２のパワー半導体装置がスイッチオンとなることを表す）になり、端子１８から端子１２へ電流が流れる。この時、第１のパワー半導体装置１はスイッチオフ（第１及び第２のＭＯＳＦＥＴ（Ｑ１、Ｑ２）はオフ状態）であり、電流は、第１のパワー半導体装置１には流れず、負荷Ｌ側を流れる。

次いで、第３及び第４のＭＯＳＦＥＴ（Ｑ３、Ｑ４）をオフ状態にする（Ｔ２；時刻Ｔ２において第２のパワー半導体装置２がスイッチオフとなることを表す）。第１のパワー半導体装置１も、スイッチオフ（第１及び第２のＭＯＳＦＥＴ（Ｑ１、Ｑ２）はオフ状態）である。

第２のパワー半導体装置２がオフになると、端子１２の電位が低下し、第１のパワー半導体装置１において、還流電流が流れる。本実施形態においては、第２のＭＯＳＦＥＴ（Ｑ２）の寄生ダイオード１０が還流電流を阻止するため、第１のＭＯＳＦＥＴ（Ｑ１）の寄生ダイオード９へは還流電流は流れず、高速型ダイオード（Ｄ１）に還流電流が流れる。

次いで、高速型ダイオード（Ｄ１）に還流電流が流れている時に、第２のパワー半導体装置２が再びスイッチオンし、端子１２と端子１３間に電圧が加わると（Ｔ３；時刻Ｔ３において第２のパワー半導体装置２がスイッチオン（第３及び第４のＭＯＳＦＥＴ（Ｑ３、Ｑ４））をオン状態）となることを表す）、端子１２から端子１３に向かって逆回復電流が高速型ダイオード（Ｄ１）に流れる。この逆回復電流は、端子１２の電位が上昇することにより還流電流よりも実質的に支配的になる。

前記Ｔ１からＴ２、Ｔ３へと遷移するスイッチング動作の際の逆回復損失は、前述したように第１及び第２のＭＯＳＦＥＴ（Ｑ１、Ｑ２）の寄生ダイオード９、１０には還流電流が流れないため、高速型ダイオード（Ｄ１）の性能によって決定される。つまり、本実施形態によれば、高速型ダイオード（Ｄ１）により逆回復損失をより低減することができる。

ここで、第１のＭＯＳＦＥＴ（Ｑ１）と第２のＭＯＳＦＥＴ（Ｑ２）を備える本実施形態の第１の半導体装置１の場合と、第１のＭＯＳＦＥＴ単体（Ｑ１）のみの場合とを比較する。ＶGS＝０Ｖ（ゲート・ソース間の電圧が０Ｖ）、ｆ＝１ＭＨｚ、Ｔａ＝２５℃の条件（スイッチオフ時）において、ドレイン・ソース間電圧ＶDSに対する出力容量（ＣOSS）を比較したものが、図３の特性図である。

ここで、出力容量（ＣOSS）は、ゲート・ドレイン間容量ＣGDとドレイン・ソース間容量ＣDSの和で表される。

第１のＭＯＳＦＥＴ（Ｑ１）のドレイン・ソース間（本実施形態では端子１２、１３間）の電圧ＶDSが、例えば、１０Ｖ以下の低いところでは、本実施形態の方が、第１のＭＯＳＦＥＴ（Ｑ１）単体よりも出力容量（ＣOSS）が小さくなる。

これは、ＶDSが、例えば、１０Ｖ以下の低い電圧領域ではＱ１の総容量が下がるためＤ１の容量との和となる出力容量（ＣOSS）が小さくなる。

一方、電圧ＶDSが、例えば、３０Ｖ前後以上からの高いところでは、高速型（ＳｉＣ）ダイオード（Ｄ１）の容量成分が現れて容量が大きくなる。

これは、ＶDSが３０Ｖ前後以上からの高い電圧領域では、Ｑ１の総容量の低下が少ないためＤ１の容量との和になる出力容量（ＣOSS）が大きくなるためである。

このため、第１及び第２のＭＯＳＦＥＴ（Ｑ１、Ｑ２）と高速型ダイオード（Ｄ１）を備えた本実施形態のパワー半導体装置１は、第１のＭＯＳＦＥＴ単体のパワー半導体装置と比べ、ＶDSが低電圧側から高電圧側に向けた出力容量曲線の変曲点（ここでは出力容量が数１０００ｐＦから数１０ｐＦと２ケタ以上低下する領域として定義）の前後において容量差が小さくなる。

この変曲点の前後において、ＶDSの変化に対し容量差が大きすぎると、高速スイッチング時にノイズ発生源となるが、第１の実施形態によれば、変曲点の容量差を小さくでき、ノイズ的には有利となる。一方、ＶDSの変化に対し、２ケタ程度の所定の出力容量差があることは、容量を充電する電流が減少することとなる。すなわち、これもスイッチング損失低減につながるので、この程度の出力容量差が確保されていることは必要である。

このように第１の実施形態によれば、スイッチング損失を低減させつつノイズの影響も低減することを実現できる。

図４は、第１の実施形態の比較例を示すパワー半導体装置の回路図である。

この比較例では、第１のＭＯＳＦＥＴ（Ｑ１）と第２のＭＯＳＦＥＴ（Ｑ２）とが直列に接続され、第１及び第２のＭＯＳＦＥＴ（Ｑ１、Ｑ２）のそれぞれのゲートが、ゲート端子４、７に接続され、ソースは共通ソース端子６に接続される。また、第１及び第２のＭＯＳＦＥＴ（Ｑ１、Ｑ２）のそれぞれのドレインは、端子５、８に接続される。

ここで、第１のＭＯＳＦＥＴ（Ｑ１）は、Ｎチャネル型で中高耐圧の特性を有し、第２のＭＯＳＦＥＴ（Ｑ２）はＮチャネル型で低耐圧の特性を有する。

さらに第１及び第２のＭＯＳＦＥＴ（Ｑ１、Ｑ２）のそれぞれのドレイン（端子５、８）間にはＳｉ系の高速ダイオード（Ｄ）が設けられる。このダイオード（Ｄ）としては、例えば、高速ＰＮダイオード等が考えられる。符号９、１０で示されているのは、第１及び第２のＭＯＳＦＥＴ（Ｑ１、Ｑ２）がそれぞれ持つ寄生ダイオードである。寄生ダイオード９、１０は、共通ソース６から端子５、８に向かって整流性を有するものである。

そして、ゲート端子４，７とソース端子６間に電圧信号が与えられることにより、第１及び第２のＭＯＳＦＥＴ（Ｑ１、Ｑ２）はほぼ同時に動作する。

この比較例では、第１のＭＯＳＦＥＴ（Ｑ１）と第２のＭＯＳＦＥＴ（Ｑ２）がそれぞれ独立したゲート端子４、７と共通のソース端子６、およびそれぞれドレイン端子５、８を有する。ここで、端子５には電源電圧Ｖｄｄが与えられ、端子８は接地（ＧＮＤ）である。

すなわち、全体としてみると５端子のＭＯＳＦＥＴとなっており、この点が第１の実施形態とは異なる。また、ドレイン端子５、８間にはＳｉ系のダイオード（Ｄ）が設けられる点も異なる。

このような比較例の構成において、第１の実施形態で述べたように、第１及び第２のＭＯＳＦＥＴ（Ｑ１及びＱ２）がスイッチオフ時にＳｉ系ダイオード（Ｄ）に還流電流が流れる誘電負荷等を使用した制御回路（ハーフブリッジ回路）として使用した場合、Ｓｉ系のダイオードを用いる本比較例においては、ＳｉＣ系の高速ダイオードを用いる本実施形態の場合と比べて、ダイオードの性能の差により逆回復時間が大きくなるので、より多くのスイッチング損失（逆回復損失）が生じてしまう。

また、逆回復電流も大きくなるためノイズ的にも不利である。

前記スイッチング損失の差は以下の理由による。

Ｓｉ系ＰＮダイオードの場合、順方向から逆方向に切り替わる時、過渡電流が流れこの期間に逆バイアス状態に移行することで大きな損失を発生する。これは順方向通電時にドリフト層内に蓄積した少数キャリアが、消滅するまでの期間電気伝導に寄与してしまうことに起因する。一方、ＳｉＣ系の高速型ダイオード（例えば、ＳＢＤ）の場合は、多数キャリアデバイス（ユニポーラデバイス）であるので、少数キャリアの蓄積は原理的に発生せず、接合容量を放電する程度の小電流が流れるのみである。

このためＳｉＣ系の高速型ダイオードをパワー半導体装置に用いればＳｉ系ＰＮダイオードを用いる場合と比較してスイッチング損失（逆回復損失）を大幅に削減することができる。

また、この比較例では第１及び第２のＭＯＳＦＥＴ（Ｑ１、Ｑ２）の駆動制御のために、それぞれのゲート端子４、７に対する電気信号用回路（図示せず）を別々に用意する必要がある。

これに対し、第１の実施形態によれば、第１及び第２のＭＯＳＦＥＴ（Ｑ１、Ｑ２）に対し、共通のゲート端子を備え、かつソース端子を有さないので電気信号用の制御回路を簡素化できる。

（第２の実施形態）
図５は、第２の実施形態を示すパワー半導体装置の回路図である。

第２の実施形態の回路図は、第１のＭＯＳＦＥＴ（Ｑ１）と第２のＭＯＳＦＥＴ（Ｑ２）のゲートが共通にゲート端子１７に接続されている点は第１の実施形態のパワー半導体装置と同様であるが、ゲート端子１７と第１及び第２のＭＯＳＦＥＴ（Ｑ１、Ｑ２）のそれぞれのゲートとの間にゲート抵抗（ＲＧ１、ＲＧ２）を挿入した点が異なる点である。

この実施形態によれば、前述した第１の実施形態の効果に加え、回路内の寄生成分ＬＣの影響等による微少なゲート電圧信号で応答するような発振を防ぎ、より安定した動作を確保できるという効果が得られる。

また、前述した本発明の実施形態の適用製品としては、民生用のインバータエアコンの制御用回路から電車、自動車等の産業用動力（モータ）系回路、太陽光発電のパワーコンディショナー等、幅広い分野で適用可能である。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

Ｑ１ 第１のＭＯＳＦＥＴ
Ｑ２ 第２のＭＯＳＦＥＴ
Ｌ 負荷
Ｄ１ 高速ダイオード
Ｄ ダイオード
１ 第１のパワー半導体装置
２ 第２のパワー半導体装置
９ 寄生ダイオード
１０ 寄生ダイオード
１１ 共通ソース
１２ 端子
１３ 端子
１４ 共通ゲート端子
１５ ゲート抵抗
１６ ゲート抵抗
１７ 共通ゲート端子
１８ 端子

Claims (7)

1. 第１のソース、第１のドレイン、及び第１のゲートを有する第１導電型の第１のＭＯＳＦＥＴと、
   第２のドレイン、前記第１のソースに電気的に接続された第２のソース、及び前記第１のゲートに電気的に接続された第２のゲートを有する第１導電型の第２のＭＯＳＦＥＴと、
   前記第１及び前記第２のドレインの間に接続されたダイオードと
   を備え、
   前記第１のＭＯＳＦＥＴは、前記第２のＭＯＳＦＥＴよりも耐圧が高いことを特徴とするパワー半導体装置。
2. 前記第１導電型は、Ｎチャネル型である、請求項１記載のパワー半導体装置。
3. 前記第２のＭＯＳＦＥＴは、前記第１のＭＯＳＦＥＴよりも低オン抵抗である、請求項２記載のパワー半導体装置。
4. 前記ダイオードは、前記第１及び第２のＭＯＳＦＥＴの寄生ダイオードよりも動作速度が速い、請求項１記載のパワー半導体装置。
5. 前記ダイオードは、ＳｉＣショットキーバリアダイオードである、請求項４記載のパワー半導体装置。
6. 前記共通接続されたゲートの端子と、第１の端子と、第２の端子の３端子のみで駆動制御される、請求項１記載のパワー半導体装置。
7. 前記第１のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴは、それぞれのゲートが共通の端子に接続されたパワーＭＯＳＦＥＴであって、
   前記第１のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴがオンの時には第１のドレインから第２のドレインに電流が流れ、前記第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴがオフで、還流電流が流れる時には、前記ダイオードを介して、第２のドレインから第１のドレインに電流が流れることを特徴とする、請求項１記載のパワー半導体装置。