JP2937185B2 - 高破壊耐量ｍｏｓ型半導体装置 - Google Patents
高破壊耐量ｍｏｓ型半導体装置Info
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板の表面
層に分散して金属−酸化膜−半導体（ＭＯＳ）構造のゲ
ートを持つ複数のソース領域が設けられるＭＯＳ型電界
効果トランジスタ（以下ＭＯＳＦＥＴと記す）、絶縁ゲ
ートバイポーラトランジスタ（以下ＩＧＢＴと記す）な
どのＭＯＳ型半導体装置に関する。
層に分散して金属−酸化膜−半導体（ＭＯＳ）構造のゲ
ートを持つ複数のソース領域が設けられるＭＯＳ型電界
効果トランジスタ（以下ＭＯＳＦＥＴと記す）、絶縁ゲ
ートバイポーラトランジスタ（以下ＩＧＢＴと記す）な
どのＭＯＳ型半導体装置に関する。
【０００２】
【従来の技術】例えばＭＯＳ型半導体装置の一つのＭＯ
ＳＦＥＴは、ｎ型半導体基板の表面層に、不純物の選択
的な拡散によりｐｎ接合が基板表面に露出するようなｐ
ベース領域を形成し、更にその表面層に同様のｎソース
領域を形成し、ｎソース領域とｎ型半導体基板に挟まれ
たｐベース領域の表面層であるチャネル領域の表面上に
絶縁膜を介してゲート電極を設け、ｐベース領域とｎソ
ース領域に共通に接触するソース電極を設け、ｎ型半導
体基板にドレイン電極を設けて製作される。ゲート電極
に適当な電圧を印加することにより、前記のチャネル領
域に反転層を生じ、その反転層を通じてドレイン電極・
ソース電極間が低抵抗化し、電流を流すものである。
ＳＦＥＴは、ｎ型半導体基板の表面層に、不純物の選択
的な拡散によりｐｎ接合が基板表面に露出するようなｐ
ベース領域を形成し、更にその表面層に同様のｎソース
領域を形成し、ｎソース領域とｎ型半導体基板に挟まれ
たｐベース領域の表面層であるチャネル領域の表面上に
絶縁膜を介してゲート電極を設け、ｐベース領域とｎソ
ース領域に共通に接触するソース電極を設け、ｎ型半導
体基板にドレイン電極を設けて製作される。ゲート電極
に適当な電圧を印加することにより、前記のチャネル領
域に反転層を生じ、その反転層を通じてドレイン電極・
ソース電極間が低抵抗化し、電流を流すものである。
【０００３】ＩＧＢＴの例は、ＭＯＳＦＥＴのドレイン
電極側にｐ型の領域を加えることにより、少数キャリア
の注入を利用し、伝導度変調型にしたものといえる。ス
イッチング回路において、オン抵抗の低さやスイッチン
グ速度の速さ、電圧による制御のし易さ等から、ＭＯＳ
型半導体装置が多用されている。
電極側にｐ型の領域を加えることにより、少数キャリア
の注入を利用し、伝導度変調型にしたものといえる。ス
イッチング回路において、オン抵抗の低さやスイッチン
グ速度の速さ、電圧による制御のし易さ等から、ＭＯＳ
型半導体装置が多用されている。
【０００４】
【発明が解決しようとする課題】近年、スイッチング回
路において、そのスイッチング素子であるＭＯＳ型半導
体装置は、スナバ回路を省略化した等の回路の簡略化、
装置の小型化等により、発生したサージ電圧を受けやす
くなってきている。例えば、誘導性の負荷（所謂Ｌ負
荷）の電流を遮断しようとすると、インダクタンスに蓄
えられていたエネルギのため、ＭＯＳ型半導体装置にか
かる電圧は上昇し、時には電源電圧以上になることすら
ある。この過電圧ストレスは、ＭＯＳ型半導体装置にと
って破壊の原因につながり、その破壊耐量（アバランシ
ェ耐量）の向上が求められてきている。
路において、そのスイッチング素子であるＭＯＳ型半導
体装置は、スナバ回路を省略化した等の回路の簡略化、
装置の小型化等により、発生したサージ電圧を受けやす
くなってきている。例えば、誘導性の負荷（所謂Ｌ負
荷）の電流を遮断しようとすると、インダクタンスに蓄
えられていたエネルギのため、ＭＯＳ型半導体装置にか
かる電圧は上昇し、時には電源電圧以上になることすら
ある。この過電圧ストレスは、ＭＯＳ型半導体装置にと
って破壊の原因につながり、その破壊耐量（アバランシ
ェ耐量）の向上が求められてきている。
【０００５】このようなＭＯＳ型半導体装置のアバラン
シェ耐量を向上させるための一方法として、ｐベース領
域の一部の拡散深さを深くすることが行われる。しか
し、その拡散深さを深くすると、オン抵抗などの他の特
性に影響がでてしまう。例えば、あるＭＯＳＦＥＴで、
その深さを５μｍから７μｍにすることにより、アバラ
ンシェ耐量は２５％増大するが、同時にオン抵抗が１５
％増大する。従ってこの方法は万能ではない。
シェ耐量を向上させるための一方法として、ｐベース領
域の一部の拡散深さを深くすることが行われる。しか
し、その拡散深さを深くすると、オン抵抗などの他の特
性に影響がでてしまう。例えば、あるＭＯＳＦＥＴで、
その深さを５μｍから７μｍにすることにより、アバラ
ンシェ耐量は２５％増大するが、同時にオン抵抗が１５
％増大する。従ってこの方法は万能ではない。
【０００６】図１１は、別の対策をおこなったＭＯＳＦ
ＥＴの断面図である［ＵＳＰ．５，３６５，０９９］。
図の左側部分は、普通のＭＯＳＦＥＴである。すなわ
ち、ｎ+ ドレイン層１１上に積層されたｎドリフト層１
３の表面層に、複数のｐベース領域１４とその内部のｐ
+ コンタクト領域１５が形成され、さらにその表面層に
ｎソース領域１６が形成されている。そして、例えば多
結晶シリコンからなるゲート電極層１８が、ｐベース領
域１４のｎソース領域１６とｎドリフト層１３の露出面
とに挟まれた部分の上にゲート酸化膜１７を介して設け
られている。ｐベース領域１４およびｎソース領域１６
に共通に接触して、Ａｌ合金からなるソース電極１９が
設けられ、ほう素燐シリカガラス（ＢＰＳＧ）からなる
層間絶縁膜によって絶縁されて、ゲート電極層１８の上
に延長されている。ｎ+ ドレイン層１１の裏面側には、
Ａｌ−Ｓｉ合金からなるドレイン電極２０が設けられて
いる。図のようなｐベース領域１４の上下にｎソース領
域１６、ソース電極１９などをもった単位の構造をセル
構造と呼ぶことにする。セル構造は、多角形や方形にさ
れることが多く、実際のＭＯＳＦＥＴにおいては、この
ようなセル構造が多数、並置されている。
ＥＴの断面図である［ＵＳＰ．５，３６５，０９９］。
図の左側部分は、普通のＭＯＳＦＥＴである。すなわ
ち、ｎ+ ドレイン層１１上に積層されたｎドリフト層１
３の表面層に、複数のｐベース領域１４とその内部のｐ
+ コンタクト領域１５が形成され、さらにその表面層に
ｎソース領域１６が形成されている。そして、例えば多
結晶シリコンからなるゲート電極層１８が、ｐベース領
域１４のｎソース領域１６とｎドリフト層１３の露出面
とに挟まれた部分の上にゲート酸化膜１７を介して設け
られている。ｐベース領域１４およびｎソース領域１６
に共通に接触して、Ａｌ合金からなるソース電極１９が
設けられ、ほう素燐シリカガラス（ＢＰＳＧ）からなる
層間絶縁膜によって絶縁されて、ゲート電極層１８の上
に延長されている。ｎ+ ドレイン層１１の裏面側には、
Ａｌ−Ｓｉ合金からなるドレイン電極２０が設けられて
いる。図のようなｐベース領域１４の上下にｎソース領
域１６、ソース電極１９などをもった単位の構造をセル
構造と呼ぶことにする。セル構造は、多角形や方形にさ
れることが多く、実際のＭＯＳＦＥＴにおいては、この
ようなセル構造が多数、並置されている。
【０００７】図１１の右側部分には、アバランシェ耐量
を増大させるための手段が描かれている。すなわち、ｎ
ドリフト層１３の表面層にｎ+ コンタクト領域７が形成
され、そのｎ+ コンタクト領域７に補助電極８が接触し
ている。ｎドリフト層１３の表面上の厚い酸化膜９上に
互いに逆に接続された逆向直列ツェナーダイオード１０
が設けられていて、先の補助電極８がこの逆向直列ツェ
ナーダイオード１０の一端に接続され、逆向直列ツェナ
ーダイオード１０の他端から取り出された電極はＭＯＳ
ＦＥＴのゲート電極層１８に接続されている。
を増大させるための手段が描かれている。すなわち、ｎ
ドリフト層１３の表面層にｎ+ コンタクト領域７が形成
され、そのｎ+ コンタクト領域７に補助電極８が接触し
ている。ｎドリフト層１３の表面上の厚い酸化膜９上に
互いに逆に接続された逆向直列ツェナーダイオード１０
が設けられていて、先の補助電極８がこの逆向直列ツェ
ナーダイオード１０の一端に接続され、逆向直列ツェナ
ーダイオード１０の他端から取り出された電極はＭＯＳ
ＦＥＴのゲート電極層１８に接続されている。
【０００８】この構造では、補助電極８がドレイン電極
２０と同電位になっているので、ドレイン電極２０にか
かる高電圧が逆向直列ツェナーダイオード１０のクラン
プ電圧以上になると、その高電圧とクランプ電圧との差
が、ＭＯＳＦＥＴのゲート電極層１８に印加され、ＭＯ
ＳＦＥＴをオンさせて、素子の保護をおこなう。しか
し、図１１の構成とするためには、厚い酸化膜９に窓を
開けてｎ+ コンタクト領域７を形成しなければならず、
しかも、動作を確実にするためには、ｎ+コンタクト領
域７の面積を広くとらなければならない。
２０と同電位になっているので、ドレイン電極２０にか
かる高電圧が逆向直列ツェナーダイオード１０のクラン
プ電圧以上になると、その高電圧とクランプ電圧との差
が、ＭＯＳＦＥＴのゲート電極層１８に印加され、ＭＯ
ＳＦＥＴをオンさせて、素子の保護をおこなう。しか
し、図１１の構成とするためには、厚い酸化膜９に窓を
開けてｎ+ コンタクト領域７を形成しなければならず、
しかも、動作を確実にするためには、ｎ+コンタクト領
域７の面積を広くとらなければならない。
【０００９】以上の問題に鑑み、本発明の目的は、動作
が確実で製造も容易な、アバランシェ耐量を向上させた
ＭＯＳ型半導体装置を提供することにある。
が確実で製造も容易な、アバランシェ耐量を向上させた
ＭＯＳ型半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】上記課題解決のため本発
明の、高破壊耐量ＭＯＳ型半導体装置は、主電流を流す
第一のＭＯＳ型半導体素子と、第一のＭＯＳ型半導体素
子と同じ構造で主電流より小さい電流を流す第二のＭＯ
Ｓ型半導体素子とが同一の半導体基板に設けられ、第一
のＭＯＳ型半導体素子と第二のＭＯＳ型半導体素子との
ドレイン電極が共通で、第二のＭＯＳ型半導体素子のゲ
ート電極がそのドレイン電極に接続され、第二のＭＯＳ
型半導体素子のソース電極と第一のＭＯＳ型半導体素子
のゲート電極との間に、逆向直列に接続された複数のツ
ェナーダイオードを備えるものとする。
明の、高破壊耐量ＭＯＳ型半導体装置は、主電流を流す
第一のＭＯＳ型半導体素子と、第一のＭＯＳ型半導体素
子と同じ構造で主電流より小さい電流を流す第二のＭＯ
Ｓ型半導体素子とが同一の半導体基板に設けられ、第一
のＭＯＳ型半導体素子と第二のＭＯＳ型半導体素子との
ドレイン電極が共通で、第二のＭＯＳ型半導体素子のゲ
ート電極がそのドレイン電極に接続され、第二のＭＯＳ
型半導体素子のソース電極と第一のＭＯＳ型半導体素子
のゲート電極との間に、逆向直列に接続された複数のツ
ェナーダイオードを備えるものとする。
【００１１】そのようにすれば、ドレイン電極と第一の
ＭＯＳ型半導体素子のゲート電極との間に過電圧が印加
された時に、第二のＭＯＳ型半導体素子がオンし、その
電流が逆向直列ツェナーダイオード（少なくとも１組が
逆向であればよい）を通して第一のＭＯＳ型半導体素子
のゲート電極に供給され、第一のＭＯＳ型半導体素子を
オンさせて、ＭＯＳ型半導体装置を過電圧から保護し、
破壊耐量を増大させる。
ＭＯＳ型半導体素子のゲート電極との間に過電圧が印加
された時に、第二のＭＯＳ型半導体素子がオンし、その
電流が逆向直列ツェナーダイオード（少なくとも１組が
逆向であればよい）を通して第一のＭＯＳ型半導体素子
のゲート電極に供給され、第一のＭＯＳ型半導体素子を
オンさせて、ＭＯＳ型半導体装置を過電圧から保護し、
破壊耐量を増大させる。
【００１２】特に、第一のＭＯＳ型半導体素子のゲート
電極とソース電極との間に、逆向直列のツェナーダイオ
ード（少なくとも１組が逆向であればよい）を備えるも
のがよい。そのようにすれば、ゲート電極とソース電極
との間に過電圧が印加された時に、そのツェナーダイオ
ードを通じてバイパスさせることができ、ＭＯＳ型半導
体装置の薄いゲート絶縁膜等を過電圧から保護すること
ができる。
電極とソース電極との間に、逆向直列のツェナーダイオ
ード（少なくとも１組が逆向であればよい）を備えるも
のがよい。そのようにすれば、ゲート電極とソース電極
との間に過電圧が印加された時に、そのツェナーダイオ
ードを通じてバイパスさせることができ、ＭＯＳ型半導
体装置の薄いゲート絶縁膜等を過電圧から保護すること
ができる。
【００１３】更に、第一のＭＯＳ型半導体素子のゲート
電極とソース電極との間に、抵抗を備えるものとすれ
ば、第一のＭＯＳ型半導体素子のゲート電極が、断線等
で浮遊した時に、ノイズ電圧からゲート電極を保護する
ことができる。更にまた、第一、第二のＭＯＳ型半導体
素子が共にＩＧＢＴであれば、伝導度変調型素子である
ため、第一のＭＯＳ型半導体素子の面積が少なくて済
む。
電極とソース電極との間に、抵抗を備えるものとすれ
ば、第一のＭＯＳ型半導体素子のゲート電極が、断線等
で浮遊した時に、ノイズ電圧からゲート電極を保護する
ことができる。更にまた、第一、第二のＭＯＳ型半導体
素子が共にＩＧＢＴであれば、伝導度変調型素子である
ため、第一のＭＯＳ型半導体素子の面積が少なくて済
む。
【００１４】また、第一、第二のＭＯＳ型半導体素子
が、相対する第一、第二の主面と、第一導電型ドリフト
層と、その第一導電型ドリフト層の第一主面の側の表面
層に形成された第二導電型ベース領域と、その第二導電
型ベース領域によって第一導電型ドリフト層から離間さ
れた第一導電型ソース領域と、第一導電型ソース領域と
第一導電型ドリフト層とに挟まれた第二導電型ベース領
域の表面上に、ゲート絶縁膜を介して設けられたゲート
電極層と、第一導電型ソース領域と第二導電型ベース領
域とに共通に接触して設けられたソース電極と、第一導
電型ドリフト層の他方の側に設けられたドレイン層と、
そのドレイン層の表面に接触して第二主面に設けられた
ドレイン電極と、ゲート電極層に接触して設けられたゲ
ート電極とを有するものであるものとすれば、縦型でプ
レーナタイプのＭＯＳ型半導体装置となり、半導体基板
の利用効率が高く、電力用半導体装置として用途が広
い。
が、相対する第一、第二の主面と、第一導電型ドリフト
層と、その第一導電型ドリフト層の第一主面の側の表面
層に形成された第二導電型ベース領域と、その第二導電
型ベース領域によって第一導電型ドリフト層から離間さ
れた第一導電型ソース領域と、第一導電型ソース領域と
第一導電型ドリフト層とに挟まれた第二導電型ベース領
域の表面上に、ゲート絶縁膜を介して設けられたゲート
電極層と、第一導電型ソース領域と第二導電型ベース領
域とに共通に接触して設けられたソース電極と、第一導
電型ドリフト層の他方の側に設けられたドレイン層と、
そのドレイン層の表面に接触して第二主面に設けられた
ドレイン電極と、ゲート電極層に接触して設けられたゲ
ート電極とを有するものであるものとすれば、縦型でプ
レーナタイプのＭＯＳ型半導体装置となり、半導体基板
の利用効率が高く、電力用半導体装置として用途が広
い。
【００１５】第一、第二のＭＯＳ型半導体素子が、相対
する第一、第二の主面と、高比抵抗の第一導電型ドリフ
ト層と、その第一導電型ドリフト層の第一主面の側の表
面層に形成された第二導電型ベース領域と、その第二導
電型ベース領域によって第一導電型ドリフト層から離間
された第一導電型ソース領域と、第一導電型ソース領域
が内壁に露出するように第二導電型ベース領域より深く
掘り下げたトレンチと、そのトレンチ内にゲート絶縁膜
を介して形成されたゲート電極層と、第一導電型ソース
領域と第二導電型ベース領域とに共通に接触して設けら
れたソース電極と、第一導電型ドリフト層の他方の側に
設けられたドレイン層と、そのドレイン層の表面に接触
して第二主面に設けられたドレイン電極と、ゲート電極
層に接触して設けられたゲート電極とを有するものであ
るものであるものとすれば、縦型でトレンチゲートタイ
プのＭＯＳ型半導体装置となり、更に半導体基板の利用
効率が高められ、電力用半導体装置として用途が広い。
する第一、第二の主面と、高比抵抗の第一導電型ドリフ
ト層と、その第一導電型ドリフト層の第一主面の側の表
面層に形成された第二導電型ベース領域と、その第二導
電型ベース領域によって第一導電型ドリフト層から離間
された第一導電型ソース領域と、第一導電型ソース領域
が内壁に露出するように第二導電型ベース領域より深く
掘り下げたトレンチと、そのトレンチ内にゲート絶縁膜
を介して形成されたゲート電極層と、第一導電型ソース
領域と第二導電型ベース領域とに共通に接触して設けら
れたソース電極と、第一導電型ドリフト層の他方の側に
設けられたドレイン層と、そのドレイン層の表面に接触
して第二主面に設けられたドレイン電極と、ゲート電極
層に接触して設けられたゲート電極とを有するものであ
るものであるものとすれば、縦型でトレンチゲートタイ
プのＭＯＳ型半導体装置となり、更に半導体基板の利用
効率が高められ、電力用半導体装置として用途が広い。
【００１６】第一の主面上の第一と第二のＭＯＳ型半導
体素子の間に厚いフィールド絶縁膜が配置され、第二の
ＭＯＳ型半導体素子のゲート電極層の一部がそのフィー
ルド絶縁膜上へ延ばされ、第一の主面上の第二のＭＯＳ
型半導体素子の第二導電型ベース領域の周りの第一導電
型ドリフト層とゲート電極層との間に前記フィールド絶
縁膜より薄い絶縁膜を有する部分を備えるものとする。
体素子の間に厚いフィールド絶縁膜が配置され、第二の
ＭＯＳ型半導体素子のゲート電極層の一部がそのフィー
ルド絶縁膜上へ延ばされ、第一の主面上の第二のＭＯＳ
型半導体素子の第二導電型ベース領域の周りの第一導電
型ドリフト層とゲート電極層との間に前記フィールド絶
縁膜より薄い絶縁膜を有する部分を備えるものとする。
【００１７】そのようにすれば、その薄い絶縁膜の部分
で、厚いフィールド絶縁膜の下に反転層を生じるのを防
止して、第一、第二のＭＯＳ型半導体素子の第二導電型
ベース領域間に電流が流れるのを抑制することができ
る。特に、前記薄い絶縁膜が、ゲート絶縁膜とほぼ同じ
厚さであるものとする。そのようにすれば、ゲート絶縁
膜の形成時に同時に形成できるので製造プロセスが複雑
にならない。
で、厚いフィールド絶縁膜の下に反転層を生じるのを防
止して、第一、第二のＭＯＳ型半導体素子の第二導電型
ベース領域間に電流が流れるのを抑制することができ
る。特に、前記薄い絶縁膜が、ゲート絶縁膜とほぼ同じ
厚さであるものとする。そのようにすれば、ゲート絶縁
膜の形成時に同時に形成できるので製造プロセスが複雑
にならない。
【００１８】相対する第一、第二の主面と、高比抵抗の
第一導電型ドリフト層と、その第一導電型ドリフト層の
第一主面の側の表面層に形成された第二導電型ベース領
域と、その第二導電型ベース領域によって第一導電型ド
リフト層から離間された第一導電型ソース領域と、第一
導電型ソース領域と第一導電型ドリフト層とに挟まれた
第二導電型ベース領域の表面上に、ゲート絶縁膜を介し
て設けられたゲート電極層と、第一導電型ソース領域と
第二導電型ベース領域とに共通に接触して設けられたソ
ース電極と、第一導電型ドリフト層の他方の側に設けら
れた第二導電型ドレイン層と、その第二導電型ドレイン
層の表面に接触して第二主面に設けられたドレイン電極
と、ゲート電極層に接触して設けられたゲート電極とを
有する高破壊耐量ＭＯＳ型半導体装置すなわちプレーナ
タイプの縦型ＩＧＢＴにおいて、前記第一導電型ドリフ
ト層と第二導電型ドレイン層との間にバラスト抵抗層が
設けられ、このバラスト抵抗層の、比抵抗が０．０５〜
１Ω・ｃｍの範囲である部分の厚さが約３０μｍ〜８０
μｍの範囲にあるものとすることが重要である。
第一導電型ドリフト層と、その第一導電型ドリフト層の
第一主面の側の表面層に形成された第二導電型ベース領
域と、その第二導電型ベース領域によって第一導電型ド
リフト層から離間された第一導電型ソース領域と、第一
導電型ソース領域と第一導電型ドリフト層とに挟まれた
第二導電型ベース領域の表面上に、ゲート絶縁膜を介し
て設けられたゲート電極層と、第一導電型ソース領域と
第二導電型ベース領域とに共通に接触して設けられたソ
ース電極と、第一導電型ドリフト層の他方の側に設けら
れた第二導電型ドレイン層と、その第二導電型ドレイン
層の表面に接触して第二主面に設けられたドレイン電極
と、ゲート電極層に接触して設けられたゲート電極とを
有する高破壊耐量ＭＯＳ型半導体装置すなわちプレーナ
タイプの縦型ＩＧＢＴにおいて、前記第一導電型ドリフ
ト層と第二導電型ドレイン層との間にバラスト抵抗層が
設けられ、このバラスト抵抗層の、比抵抗が０．０５〜
１Ω・ｃｍの範囲である部分の厚さが約３０μｍ〜８０
μｍの範囲にあるものとすることが重要である。
【００１９】第一導電型ソース領域が内壁に露出するよ
うに第二導電型ベース領域より深く掘り下げたトレンチ
を有するいわゆるトレンチゲートタイプのＩＧＢＴであ
っても、第一導電型ドリフト層と第二導電型ドレイン層
との間のバラスト抵抗層の、比抵抗が０．０５〜１Ω・
ｃｍの範囲である部分の厚さが約３０μｍ〜８０μｍの
範囲にあるものとすることが重要である。
うに第二導電型ベース領域より深く掘り下げたトレンチ
を有するいわゆるトレンチゲートタイプのＩＧＢＴであ
っても、第一導電型ドリフト層と第二導電型ドレイン層
との間のバラスト抵抗層の、比抵抗が０．０５〜１Ω・
ｃｍの範囲である部分の厚さが約３０μｍ〜８０μｍの
範囲にあるものとすることが重要である。
【００２０】そのようにすれば、バラスト抵抗層が抵抗
となりアバランシェ電流を分散する作用があると思われ
る。比抵抗が低すぎ、あるいは厚さが薄すぎると、抵抗
としての作用が無く、比抵抗が高すぎ、あるいは厚さが
厚すぎると、抵抗としての作用は十分であるが、オン電
圧が増大する等他の特性に影響する。特に、前記バラス
ト抵抗層の比抵抗の範囲が、０．１〜０．４Ω・ｃｍの
範囲であるものとする。
となりアバランシェ電流を分散する作用があると思われ
る。比抵抗が低すぎ、あるいは厚さが薄すぎると、抵抗
としての作用が無く、比抵抗が高すぎ、あるいは厚さが
厚すぎると、抵抗としての作用は十分であるが、オン電
圧が増大する等他の特性に影響する。特に、前記バラス
ト抵抗層の比抵抗の範囲が、０．１〜０．４Ω・ｃｍの
範囲であるものとする。
【００２１】そのような比抵抗の範囲が、実験の結果、
素子としても適当であり、アバランシェ電流を分散する
作用により、アバランシェ耐量が大きかった。前記バラ
スト抵抗層は、第一導電型であっても、ドリフト領域と
接する第一導電型の部分と、ドレイン領域と接する第二
導電型の部分とからなるものであってもよい。
素子としても適当であり、アバランシェ電流を分散する
作用により、アバランシェ耐量が大きかった。前記バラ
スト抵抗層は、第一導電型であっても、ドリフト領域と
接する第一導電型の部分と、ドレイン領域と接する第二
導電型の部分とからなるものであってもよい。
【００２２】そのどちらでも、バラスト抵抗層が抵抗と
なりアバランシェ電流を分散する作用がある。相対する
第一、第二の主面と、第一導電型ドリフト層と、その第
一導電型ドリフト層の第一主面の側の表面層に形成され
た第二導電型ベース領域と、その第二導電型ベース領域
によって第一導電型ドリフト層から離間された第一導電
型ソース領域と、第一導電型ソース領域と第一導電型ド
リフト層とに挟まれた第二導電型ベース領域の表面上
に、ゲート絶縁膜を介して設けられたゲート電極層と、
第一導電型ソース領域と第二導電型ベース領域とに共通
に接触して設けられたソース電極と、第一導電型ドリフ
ト層の他方の側に設けられた第一導電型ドリフト層より
低抵抗な第一導電型ドレイン層と、その第一導電型ドレ
イン層の表面に接触して第二主面に設けられたドレイン
電極と、ゲート電極層に接触して設けられたゲート電極
とを有する高破壊耐量ＭＯＳ型半導体装置、すなわちプ
レーナタイプの縦型ＭＯＳＦＥＴにおいて、前記第一導
電型ドリフト層と第一導電型ドレイン層との間に第一導
電型のバラスト抵抗層が設けられ、このバラスト抵抗層
はＭＯＳ型半導体装置がオフ状態の時に高電圧が印加さ
れてアバランシェ降伏を生じた時にも空乏化されない領
域であり、比抵抗の範囲が、前記第一導電型ドリフト層
の比抵抗と同程度以下で、しかもその１／１０以上であ
る部分の厚さが約１μｍ以上であるものとする。
なりアバランシェ電流を分散する作用がある。相対する
第一、第二の主面と、第一導電型ドリフト層と、その第
一導電型ドリフト層の第一主面の側の表面層に形成され
た第二導電型ベース領域と、その第二導電型ベース領域
によって第一導電型ドリフト層から離間された第一導電
型ソース領域と、第一導電型ソース領域と第一導電型ド
リフト層とに挟まれた第二導電型ベース領域の表面上
に、ゲート絶縁膜を介して設けられたゲート電極層と、
第一導電型ソース領域と第二導電型ベース領域とに共通
に接触して設けられたソース電極と、第一導電型ドリフ
ト層の他方の側に設けられた第一導電型ドリフト層より
低抵抗な第一導電型ドレイン層と、その第一導電型ドレ
イン層の表面に接触して第二主面に設けられたドレイン
電極と、ゲート電極層に接触して設けられたゲート電極
とを有する高破壊耐量ＭＯＳ型半導体装置、すなわちプ
レーナタイプの縦型ＭＯＳＦＥＴにおいて、前記第一導
電型ドリフト層と第一導電型ドレイン層との間に第一導
電型のバラスト抵抗層が設けられ、このバラスト抵抗層
はＭＯＳ型半導体装置がオフ状態の時に高電圧が印加さ
れてアバランシェ降伏を生じた時にも空乏化されない領
域であり、比抵抗の範囲が、前記第一導電型ドリフト層
の比抵抗と同程度以下で、しかもその１／１０以上であ
る部分の厚さが約１μｍ以上であるものとする。
【００２３】第一導電型ソース領域が内壁に露出するよ
うに第二導電型ベース領域より深く掘り下げたトレンチ
を有するいわゆるトレンチゲートタイプのＭＯＳＦＥＴ
であっても、前記第一導電型ドリフト層と第一導電型ソ
ースドレイン層との間に第一導電型のバラスト抵抗層が
設けられ、このバラスト抵抗層はＭＯＳ型半導体装置が
オフ状態の時に高電圧が印加されてアバランシェ降伏を
生じた時にも空乏化されない領域であり、比抵抗の範囲
が、前記第一導電型ドリフト層の比抵抗と同程度以下
で、しかもその１／１０以上である部分の厚さが約１μ
ｍ以上であるものとすることが重要である。
うに第二導電型ベース領域より深く掘り下げたトレンチ
を有するいわゆるトレンチゲートタイプのＭＯＳＦＥＴ
であっても、前記第一導電型ドリフト層と第一導電型ソ
ースドレイン層との間に第一導電型のバラスト抵抗層が
設けられ、このバラスト抵抗層はＭＯＳ型半導体装置が
オフ状態の時に高電圧が印加されてアバランシェ降伏を
生じた時にも空乏化されない領域であり、比抵抗の範囲
が、前記第一導電型ドリフト層の比抵抗と同程度以下
で、しかもその１／１０以上である部分の厚さが約１μ
ｍ以上であるものとすることが重要である。
【００２４】そして、前記バラスト抵抗層の部分の厚さ
が、前記第一導電型ドリフト層の厚さの１／２以下であ
るものとする。そのようにすれば、バラスト抵抗層が抵
抗となりアバランシェ電流を分散する作用があると思わ
れる。厚さが薄すぎると、抵抗としての作用が無く、あ
るいは厚さが厚すぎると、抵抗としての作用は十分であ
るが、オン抵抗が増大する等他の特性に影響する。
が、前記第一導電型ドリフト層の厚さの１／２以下であ
るものとする。そのようにすれば、バラスト抵抗層が抵
抗となりアバランシェ電流を分散する作用があると思わ
れる。厚さが薄すぎると、抵抗としての作用が無く、あ
るいは厚さが厚すぎると、抵抗としての作用は十分であ
るが、オン抵抗が増大する等他の特性に影響する。
【００２５】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施例に基づき本発明の実施の形態例を説明する。以
下の実施例では、ｎ、ｐを冠した領域、層等はそれぞれ
電子、正孔を多数キャリアとする領域、層を意味するも
のとし、第一導電型をｎ型、第二導電型をｐ型とする
が、これを逆にすることも可能である。
の実施例に基づき本発明の実施の形態例を説明する。以
下の実施例では、ｎ、ｐを冠した領域、層等はそれぞれ
電子、正孔を多数キャリアとする領域、層を意味するも
のとし、第一導電型をｎ型、第二導電型をｐ型とする
が、これを逆にすることも可能である。
【００２６】〔実施例１〕図２（ａ）は、本発明第一の
実施例（以下実施例１と記す）のＩＧＢＴのチップの平
面図である。１は第一のＭＯＳ型半導体素子であり、負
荷電流のスイッチングをおこなう主ＩＧＢＴ部、２は第
二のＭＯＳ型半導体素子であり、耐量向上のための補助
ＩＧＢＴ部である。３は逆向直列ツェナーダイオード、
４はゲートパッドである。図２（ｂ）〜（ｄ）は配置を
変えた変形例である。同じ符号は同じものを意味してい
る。このように、第二のＭＯＳ型半導体素子は、チップ
の周縁近傍に配置し、ゲートパット４との間に逆向直列
ツェナーダイオード３を配置するのが良い。
実施例（以下実施例１と記す）のＩＧＢＴのチップの平
面図である。１は第一のＭＯＳ型半導体素子であり、負
荷電流のスイッチングをおこなう主ＩＧＢＴ部、２は第
二のＭＯＳ型半導体素子であり、耐量向上のための補助
ＩＧＢＴ部である。３は逆向直列ツェナーダイオード、
４はゲートパッドである。図２（ｂ）〜（ｄ）は配置を
変えた変形例である。同じ符号は同じものを意味してい
る。このように、第二のＭＯＳ型半導体素子は、チップ
の周縁近傍に配置し、ゲートパット４との間に逆向直列
ツェナーダイオード３を配置するのが良い。
【００２７】図３は実施例１のＩＧＢＴの等価回路図で
ある。ここでは、ＭＯＳＦＥＴと類似の呼称をすること
にする。すなわちＩＧＢＴのコレクタをドレイン、エミ
ッタをソースと呼ぶ。第一のＭＯＳ型半導体素子１であ
る主ＩＧＢＴ部のドレインＤ−ゲートＧ間に、第二のＭ
ＯＳ型半導体素子２である補助ＩＧＢＴ部と逆向直列ツ
ェナーダイオード３とが直列に接続されている。そし
て、補助ＩＧＢＴ部のドレインｄと、補助ＩＧＢＴ部の
ゲートｇとは短絡されている。逆向直列ツェナーダイオ
ード列３は、逆方向に接続されたツェナーダイオードが
多段に接続されているものである。また、主ＩＧＢＴ部
のソースＳ−ゲートＧ間には、逆方向に接続されたツェ
ナーダイオード５と、抵抗６とが並列に接続されてい
る。ツェナーダイオード５は、Ｇ−Ｓ間に過電圧が加え
られた際に、バイパスさせて素子を保護する作用をもつ
（従って、所要の過電圧によってツェナーダイオードの
特性を適宜選択すればよいので、必ずしも対である必要
はなく、少なくとも１対の逆向のツェナーダイオードが
あればよい）。また、抵抗６は、ゲートリードの断線な
どにより、ゲートＧに高電圧ノイズ等が加えられるのを
防止する働きをする。
ある。ここでは、ＭＯＳＦＥＴと類似の呼称をすること
にする。すなわちＩＧＢＴのコレクタをドレイン、エミ
ッタをソースと呼ぶ。第一のＭＯＳ型半導体素子１であ
る主ＩＧＢＴ部のドレインＤ−ゲートＧ間に、第二のＭ
ＯＳ型半導体素子２である補助ＩＧＢＴ部と逆向直列ツ
ェナーダイオード３とが直列に接続されている。そし
て、補助ＩＧＢＴ部のドレインｄと、補助ＩＧＢＴ部の
ゲートｇとは短絡されている。逆向直列ツェナーダイオ
ード列３は、逆方向に接続されたツェナーダイオードが
多段に接続されているものである。また、主ＩＧＢＴ部
のソースＳ−ゲートＧ間には、逆方向に接続されたツェ
ナーダイオード５と、抵抗６とが並列に接続されてい
る。ツェナーダイオード５は、Ｇ−Ｓ間に過電圧が加え
られた際に、バイパスさせて素子を保護する作用をもつ
（従って、所要の過電圧によってツェナーダイオードの
特性を適宜選択すればよいので、必ずしも対である必要
はなく、少なくとも１対の逆向のツェナーダイオードが
あればよい）。また、抵抗６は、ゲートリードの断線な
どにより、ゲートＧに高電圧ノイズ等が加えられるのを
防止する働きをする。
【００２８】図４は、図２（ａ）の実施例１のＩＧＢＴ
チップの補助ＩＧＢＴ部近傍を拡大した透視平面図であ
る。Ａｌの各電極の端は点線で、多結晶シリコン層の端
は太線で示してある。ＩＧＢＴチップの周縁電極３２と
一部がかさなるように補助ＩＧＢＴ部のゲート電極層３
８となる多結晶シリコン層がパターン形成されている。
補助ＩＧＢＴの補助ソース電極３９は、ハッチングをほ
どこした部分でシリコン基板表面に接触している。また
補助ＩＧＢＴ部のソース電極３９は、逆向直列ツェナー
ダイオード３の一端に接続されている。逆向直列ツェナ
ーダイオード３の他端は、主ＩＧＢＴ部のゲートパッド
４に接続されている。
チップの補助ＩＧＢＴ部近傍を拡大した透視平面図であ
る。Ａｌの各電極の端は点線で、多結晶シリコン層の端
は太線で示してある。ＩＧＢＴチップの周縁電極３２と
一部がかさなるように補助ＩＧＢＴ部のゲート電極層３
８となる多結晶シリコン層がパターン形成されている。
補助ＩＧＢＴの補助ソース電極３９は、ハッチングをほ
どこした部分でシリコン基板表面に接触している。また
補助ＩＧＢＴ部のソース電極３９は、逆向直列ツェナー
ダイオード３の一端に接続されている。逆向直列ツェナ
ーダイオード３の他端は、主ＩＧＢＴ部のゲートパッド
４に接続されている。
【００２９】図１は、図４のＡ−Ａ線に沿った断面図で
ある。図の左端近傍は、電流のスイッチングをおこなう
主ＩＧＢＴ部１である。この部分の構造は、一般のＩＧ
ＢＴとほぼ同じである。すなわち、高比抵抗のｎドリフ
ト層２３の一方の面側の表面層に互いに離れたｐベース
領域２４が形成され、さらに、寄生サイリスタのラッチ
アップを防ぐ目的で、ｐベース領域２４の一部に重複し
てｐベース領域２４より拡散深さの深いｐ+ ウェル領域
２５が形成されている。ｎドリフト層２３の他方の面側
には、ｎドリフト層２３より低抵抗のｎ+ バッファ層２
２を介してｐドレイン層２１が形成されている。ｐベー
ス領域２４の表面層には、ｎエミッタ領域２６が選択的
に形成されている。そして、ｎエミッタ領域２６とｎド
リフト層２３とに挟まれたｐベース領域２４の表面上に
ゲート酸化膜２７を介して多結晶シリコンからなるゲー
ト電極層２８が設けられてｎチャネル型ＭＯＳＦＥＴが
構成されている。この側の表面は、ほう素りんガラス
（ＢＰＳＧ）等の絶縁膜３１で覆われ、ｐベース領域２
４およびｎソース領域２６の表面上にソース電極２９が
共通に接触するように、また図示しない金属のゲート電
極がゲート電極層２８に接触するように接触孔が開けら
れている。ｐドレイン層２１の表面上にはドレイン電極
３０が設けられている。ソース電極２９は、図のように
絶縁膜３１を挟んで、ゲート電極層２８の上まで延長さ
れることが多い。
ある。図の左端近傍は、電流のスイッチングをおこなう
主ＩＧＢＴ部１である。この部分の構造は、一般のＩＧ
ＢＴとほぼ同じである。すなわち、高比抵抗のｎドリフ
ト層２３の一方の面側の表面層に互いに離れたｐベース
領域２４が形成され、さらに、寄生サイリスタのラッチ
アップを防ぐ目的で、ｐベース領域２４の一部に重複し
てｐベース領域２４より拡散深さの深いｐ+ ウェル領域
２５が形成されている。ｎドリフト層２３の他方の面側
には、ｎドリフト層２３より低抵抗のｎ+ バッファ層２
２を介してｐドレイン層２１が形成されている。ｐベー
ス領域２４の表面層には、ｎエミッタ領域２６が選択的
に形成されている。そして、ｎエミッタ領域２６とｎド
リフト層２３とに挟まれたｐベース領域２４の表面上に
ゲート酸化膜２７を介して多結晶シリコンからなるゲー
ト電極層２８が設けられてｎチャネル型ＭＯＳＦＥＴが
構成されている。この側の表面は、ほう素りんガラス
（ＢＰＳＧ）等の絶縁膜３１で覆われ、ｐベース領域２
４およびｎソース領域２６の表面上にソース電極２９が
共通に接触するように、また図示しない金属のゲート電
極がゲート電極層２８に接触するように接触孔が開けら
れている。ｐドレイン層２１の表面上にはドレイン電極
３０が設けられている。ソース電極２９は、図のように
絶縁膜３１を挟んで、ゲート電極層２８の上まで延長さ
れることが多い。
【００３０】図の右側は、補助ＩＧＢＴ部２の断面が示
されている。この補助ＩＧＢＴ部２の構造は、主ＩＧＢ
Ｔ部１とほぼ同じであり、ｎドリフト層２３の表面層に
補助ｐベース領域３４が形成され、さらに、寄生サイリ
スタのラッチアップを防ぐ目的で、補助ｐベース領域３
４の一部に重複して補助ｐベース領域３４より拡散深さ
の深い補助ｐ+ ウェル領域３５が形成されている。補助
ｐベース領域３４の表面層には、補助ｎソース領域３６
が選択的に形成されている。そして、補助ｎソース領域
３６とｎドリフト層２３とに挟まれた補助ｐベース領域
３４の表面上に補助ゲート酸化膜３７を介して多結晶シ
リコンからなる補助ゲート電極層３８が設けられてｎチ
ャネル型ＭＯＳＦＥＴが構成されている。この側の表面
は、ほう素りんガラス（ＢＰＳＧ）等の絶縁膜３１で覆
われ、補助ｐベース領域３４および補助ｎソース領域３
６の表面上に補助ソース電極３９が共通に接触するよう
に、接触孔が開けられている。ｎドリフト層２３の他方
の面側は、主ＩＧＢＴ部と共通である。
されている。この補助ＩＧＢＴ部２の構造は、主ＩＧＢ
Ｔ部１とほぼ同じであり、ｎドリフト層２３の表面層に
補助ｐベース領域３４が形成され、さらに、寄生サイリ
スタのラッチアップを防ぐ目的で、補助ｐベース領域３
４の一部に重複して補助ｐベース領域３４より拡散深さ
の深い補助ｐ+ ウェル領域３５が形成されている。補助
ｐベース領域３４の表面層には、補助ｎソース領域３６
が選択的に形成されている。そして、補助ｎソース領域
３６とｎドリフト層２３とに挟まれた補助ｐベース領域
３４の表面上に補助ゲート酸化膜３７を介して多結晶シ
リコンからなる補助ゲート電極層３８が設けられてｎチ
ャネル型ＭＯＳＦＥＴが構成されている。この側の表面
は、ほう素りんガラス（ＢＰＳＧ）等の絶縁膜３１で覆
われ、補助ｐベース領域３４および補助ｎソース領域３
６の表面上に補助ソース電極３９が共通に接触するよう
に、接触孔が開けられている。ｎドリフト層２３の他方
の面側は、主ＩＧＢＴ部と共通である。
【００３１】主ＩＧＢＴ部１と、補助ＩＧＢＴ部２との
間には、厚い酸化膜３３の上に直列ツェナーダイオード
列３が形成されている。そして、この断面図では、周縁
電極３２が、補助ゲート電極層３８と接続されているこ
と、補助ソース電極３９が、直列ツェナーダイオード列
３の一端に接続されていること、直列ツェナーダイオー
ド列３の他端から取り出された電極が主ＩＧＢＴ部１の
ゲートパッド４と接続されていることがわかる。
間には、厚い酸化膜３３の上に直列ツェナーダイオード
列３が形成されている。そして、この断面図では、周縁
電極３２が、補助ゲート電極層３８と接続されているこ
と、補助ソース電極３９が、直列ツェナーダイオード列
３の一端に接続されていること、直列ツェナーダイオー
ド列３の他端から取り出された電極が主ＩＧＢＴ部１の
ゲートパッド４と接続されていることがわかる。
【００３２】実施例１のＩＧＢＴは、６００Ｖ用素子で
あり、比抵抗０．０１Ω・ｃｍ、厚さ５００μm のｐ基
板上にｎ+ バッファ層２２として、比抵抗０．２Ω・ｃ
ｍ、厚さ３０μm のｎ層、ｎドリフト層２３として、比
抵抗４０Ω・ｃｍ、厚さ約５０μm のｎ層をエピタキシ
ャル成長させたウェハを用いた。その後のプロセスは、
マスクを変える等の多少の変化を加えるだけで、従来の
ＩＧＢＴとほぼ同じ工程で製造できる。主ＩＧＢＴ部
と、補助ＩＧＢＴ部とは同じデイメンジョンでよいの
で、同時に作ることができる。すなわち、主、補助ｐベ
ース領域２４、３４、主、補助ｐ+ ウェル領域２５、３
５および直列ツェナーダイオード列３のｐ領域は、ホウ
素イオンのイオン注入および熱拡散により形成し、主、
補助ｎソース領域２６、３６、および直列ツェナーダイ
オード列３のｎ領域は、砒素イオンまたは燐イオンのイ
オン注入および熱拡散により形成した。直列ツェナーダ
イオード列３は、主、補助ゲート電極層２８、３８と同
じ減圧ＣＶＤ法による多結晶シリコン層を利用した。
主、補助ｐベース領域２４、３４、主、補助ｎソース領
域２６、３６の端は、主、補助ゲート電極層２８、３８
をマスクの一部として、位置ぎめされて形成され、それ
ぞれの横方向拡散により、間隔が決められている。主、
補助ソース電極２９、３９およびゲート電極はＡｌ合金
のスパッタリングとその後のフォトリソグラフィにより
形成し、ドレイン電極３０は、金属基板に半田づけする
ためＴｉ／Ｎｉ／Ａｕの三層をスパッタリングで堆積し
て形成している。
あり、比抵抗０．０１Ω・ｃｍ、厚さ５００μm のｐ基
板上にｎ+ バッファ層２２として、比抵抗０．２Ω・ｃ
ｍ、厚さ３０μm のｎ層、ｎドリフト層２３として、比
抵抗４０Ω・ｃｍ、厚さ約５０μm のｎ層をエピタキシ
ャル成長させたウェハを用いた。その後のプロセスは、
マスクを変える等の多少の変化を加えるだけで、従来の
ＩＧＢＴとほぼ同じ工程で製造できる。主ＩＧＢＴ部
と、補助ＩＧＢＴ部とは同じデイメンジョンでよいの
で、同時に作ることができる。すなわち、主、補助ｐベ
ース領域２４、３４、主、補助ｐ+ ウェル領域２５、３
５および直列ツェナーダイオード列３のｐ領域は、ホウ
素イオンのイオン注入および熱拡散により形成し、主、
補助ｎソース領域２６、３６、および直列ツェナーダイ
オード列３のｎ領域は、砒素イオンまたは燐イオンのイ
オン注入および熱拡散により形成した。直列ツェナーダ
イオード列３は、主、補助ゲート電極層２８、３８と同
じ減圧ＣＶＤ法による多結晶シリコン層を利用した。
主、補助ｐベース領域２４、３４、主、補助ｎソース領
域２６、３６の端は、主、補助ゲート電極層２８、３８
をマスクの一部として、位置ぎめされて形成され、それ
ぞれの横方向拡散により、間隔が決められている。主、
補助ソース電極２９、３９およびゲート電極はＡｌ合金
のスパッタリングとその後のフォトリソグラフィにより
形成し、ドレイン電極３０は、金属基板に半田づけする
ためＴｉ／Ｎｉ／Ａｕの三層をスパッタリングで堆積し
て形成している。
【００３３】各部の寸法例としては、主、補助ｐ+ ウェ
ル領域２５、３５の拡散深さは６μｍ、主、補助ｐベー
ス領域２４、３４の拡散深さは２μｍ、主、補助ｎソー
ス領域２６、３６の拡散深さはそれぞれ０．４μｍであ
る。主、補助ゲート絶縁膜２７、３７の厚さは２５ｎ
ｍ、多結晶シリコンのゲート電極層２８、３８、絶縁膜
３１の厚さはともに１μｍ、主、補助ソース電極２９、
３９の厚さは約５μｍである。直列ツェナーダイオード
列３は幅１００μｍである。
ル領域２５、３５の拡散深さは６μｍ、主、補助ｐベー
ス領域２４、３４の拡散深さは２μｍ、主、補助ｎソー
ス領域２６、３６の拡散深さはそれぞれ０．４μｍであ
る。主、補助ゲート絶縁膜２７、３７の厚さは２５ｎ
ｍ、多結晶シリコンのゲート電極層２８、３８、絶縁膜
３１の厚さはともに１μｍ、主、補助ソース電極２９、
３９の厚さは約５μｍである。直列ツェナーダイオード
列３は幅１００μｍである。
【００３４】このように形成された実施例１のＩＧＢＴ
の動作を次に説明する。主ソース電極２９を接地し、ド
レイン電極３０を誘導性の負荷を介して電源に接続す
る。ＩＧＢＴをオンからオフにしたとき、前にも述べた
ように、インダクタンスに蓄えられていたエネルギのた
め、ドレイン電極３０にかかる電圧は上昇する。このと
き、ドレイン電極３０の電圧は、周縁電極３２を通じて
補助ゲート電極層３８にも印加される。一方補助ＩＧＢ
Ｔ部２の補助ソース電極３９は、逆向直列ツェナーダイ
オード３のクランプ電圧で規定された電圧だけ高い電圧
に固定される。ドレイン電極３０の電圧がそのクランプ
電圧を越えると、補助ＩＧＢＴ部２がオンすることにな
る。直列ツェナーダイオード列３はツェナー電圧が約７
Ｖのツェナーダイオードの対を約５０段直列に接続し
た。
の動作を次に説明する。主ソース電極２９を接地し、ド
レイン電極３０を誘導性の負荷を介して電源に接続す
る。ＩＧＢＴをオンからオフにしたとき、前にも述べた
ように、インダクタンスに蓄えられていたエネルギのた
め、ドレイン電極３０にかかる電圧は上昇する。このと
き、ドレイン電極３０の電圧は、周縁電極３２を通じて
補助ゲート電極層３８にも印加される。一方補助ＩＧＢ
Ｔ部２の補助ソース電極３９は、逆向直列ツェナーダイ
オード３のクランプ電圧で規定された電圧だけ高い電圧
に固定される。ドレイン電極３０の電圧がそのクランプ
電圧を越えると、補助ＩＧＢＴ部２がオンすることにな
る。直列ツェナーダイオード列３はツェナー電圧が約７
Ｖのツェナーダイオードの対を約５０段直列に接続し
た。
【００３５】補助ＩＧＢＴ部２がオンすると、その電流
は直列ツェナーダイオード列３を通って主ＩＧＢＴ部１
のゲート電極層２９に供給され、主ＩＧＢＴ部１をオン
させる。このようにして、インダクタンスに蓄えられて
いたエネルギは、主ＩＧＢＴ部１全体を通じて放出され
る。本実施例１のＩＧＢＴのように、過電圧印加時の素
子保護のために、補助ＩＧＢＴ部２を通じた電流が主Ｉ
ＧＢＴ部１のゲート電極層２８に供給されるようにすれ
ば、伝導度変調を利用して電流が流せるので、小さい面
積で大きな電流を供給することができ、主ＩＧＢＴ部１
を速やかにオンさせることができ、アバランシェ耐量が
増大する。
は直列ツェナーダイオード列３を通って主ＩＧＢＴ部１
のゲート電極層２９に供給され、主ＩＧＢＴ部１をオン
させる。このようにして、インダクタンスに蓄えられて
いたエネルギは、主ＩＧＢＴ部１全体を通じて放出され
る。本実施例１のＩＧＢＴのように、過電圧印加時の素
子保護のために、補助ＩＧＢＴ部２を通じた電流が主Ｉ
ＧＢＴ部１のゲート電極層２８に供給されるようにすれ
ば、伝導度変調を利用して電流が流せるので、小さい面
積で大きな電流を供給することができ、主ＩＧＢＴ部１
を速やかにオンさせることができ、アバランシェ耐量が
増大する。
【００３６】図１の断面図には示されていないが、図３
の等価回路に示したゲート−ソース間のツェナーダイオ
ード対５や抵抗６を同様に半導体基板に集積することは
容易てある。なお、図１において、厚い酸化膜３３の一
部が掘り下げられて補助ゲート電極層３８がシリコン基
板表面層に近づけられている部分３３ａがある。これ
は、厚い酸化膜３３の下部ではｎドリフト層の表面近傍
に反転層を生じ、補助ｐベース領域３４およびｐ周縁領
域３２ａからｐベース領域２４へ電流が流れるのを抑制
するためである。薄い酸化膜部分３３ａはゲート酸化膜
２７と同じ厚さとすれば、特に工程をふやす必要は無く
て済む。この部分は、図４においては、環状に示されて
いる。この環状部の外側で補助ゲート電極層３８の下に
なる部分の幅はできるだけ狭い方が良い。
の等価回路に示したゲート−ソース間のツェナーダイオ
ード対５や抵抗６を同様に半導体基板に集積することは
容易てある。なお、図１において、厚い酸化膜３３の一
部が掘り下げられて補助ゲート電極層３８がシリコン基
板表面層に近づけられている部分３３ａがある。これ
は、厚い酸化膜３３の下部ではｎドリフト層の表面近傍
に反転層を生じ、補助ｐベース領域３４およびｐ周縁領
域３２ａからｐベース領域２４へ電流が流れるのを抑制
するためである。薄い酸化膜部分３３ａはゲート酸化膜
２７と同じ厚さとすれば、特に工程をふやす必要は無く
て済む。この部分は、図４においては、環状に示されて
いる。この環状部の外側で補助ゲート電極層３８の下に
なる部分の幅はできるだけ狭い方が良い。
【００３７】特に、実施例１のＩＧＢＴでは、ｎ+ バッ
ファ層２２の比抵抗を０．２Ω・ｃｍ、厚さを３０μｍ
とした点も重要である。図５は、アバランシェ耐量のｎ
+ バッファ層の厚さ依存性を示す図である。横軸は、ｎ
+ バッファ層の厚さ、たて軸は単位面積当たりのアバラ
ンシェ耐量である。ｎ+ バッファ層の厚さが厚い程、ア
バランシェ耐量が増大しているが、３０μｍ以上では飽
和する傾向が見られる。例えば、２００ｍＪのアバラン
シェ耐量を実現するために、厚さ３０μｍのｎ+ バッフ
ァ層とすれば、チップ面積（より正確には活性領域の面
積）は１０ｍｍ2 で済むのに対し、厚さ１０μｍのｎ+
バッファ層であれば、倍の２０ｍｍ2 のチップ面積を必
要とすることがわかる。
ファ層２２の比抵抗を０．２Ω・ｃｍ、厚さを３０μｍ
とした点も重要である。図５は、アバランシェ耐量のｎ
+ バッファ層の厚さ依存性を示す図である。横軸は、ｎ
+ バッファ層の厚さ、たて軸は単位面積当たりのアバラ
ンシェ耐量である。ｎ+ バッファ層の厚さが厚い程、ア
バランシェ耐量が増大しているが、３０μｍ以上では飽
和する傾向が見られる。例えば、２００ｍＪのアバラン
シェ耐量を実現するために、厚さ３０μｍのｎ+ バッフ
ァ層とすれば、チップ面積（より正確には活性領域の面
積）は１０ｍｍ2 で済むのに対し、厚さ１０μｍのｎ+
バッファ層であれば、倍の２０ｍｍ2 のチップ面積を必
要とすることがわかる。
【００３８】更に図６は、ｎ+ バッファ層２２の厚さを
３０μｍとしたときのアバランシェ耐量のｎ+ バッファ
層の比抵抗依存性を示す図である。横軸は、ｎ+ バッフ
ァ層の比抵抗、たて軸はアバランシェ耐量である。実験
した範囲では、ｎ+ バッファ層の比抵抗が大きい程、ア
バランシェ耐量が緩やかではあるが増す傾向が見られ、
０．１〜０．４Ω・ｃｍの範囲では良いことがわかる。
３０μｍとしたときのアバランシェ耐量のｎ+ バッファ
層の比抵抗依存性を示す図である。横軸は、ｎ+ バッフ
ァ層の比抵抗、たて軸はアバランシェ耐量である。実験
した範囲では、ｎ+ バッファ層の比抵抗が大きい程、ア
バランシェ耐量が緩やかではあるが増す傾向が見られ、
０．１〜０．４Ω・ｃｍの範囲では良いことがわかる。
【００３９】高電圧を印加してアバランシェ降伏を起こ
した時には、空乏層はｎドリフト層内には全体に広がっ
て、ｎ+ バッファ層にもかかっている筈である。図５、
６に示されたように、ｎ+ バッファ層の厚さが厚い程、
また、比抵抗が大きい程アバランシェ耐量が大きくなる
のは、空乏層化していないｎ+ バッファ層が、バラスト
抵抗となり全体のアバランシェ電流を平均化する作用を
しているためと考えられる。
した時には、空乏層はｎドリフト層内には全体に広がっ
て、ｎ+ バッファ層にもかかっている筈である。図５、
６に示されたように、ｎ+ バッファ層の厚さが厚い程、
また、比抵抗が大きい程アバランシェ耐量が大きくなる
のは、空乏層化していないｎ+ バッファ層が、バラスト
抵抗となり全体のアバランシェ電流を平均化する作用を
しているためと考えられる。
【００４０】なお、ｎ+ バッファ層の比抵抗を０．０５
〜１Ω・ｃｍの範囲にし、厚さを３０〜８０μｍとする
ことの効果は、必ずしも実施例１のような逆向直列ツェ
ナーダイオードを有するＭＯＳ型半導体装置に限られる
ものでないことが、その後の実験により確かめられた。 〔実施例２〕図７は本発明の第二の実施例（以下実施例
２と記す）のＩＧＢＴの部分断面図である。基本的には
図１の実施例１と同じであるが、ｎドリフト層２３ａと
ｐドレイン層２１ａとの間に、単一導電型のｎ+ バッフ
ァ層でなく、ｐ／ｎ+ バッファ層２２ａが挟まれている
点が違っている。ｐ／ｎ+ バッファ層２２ａの比抵抗は
実施例１のｎ+ バッファ層とほぼ同じとした。そして、
ｐ／ｎ+ バッファ層２２ａのｐ層はｐドレイン層２１ａ
より低濃度である。
〜１Ω・ｃｍの範囲にし、厚さを３０〜８０μｍとする
ことの効果は、必ずしも実施例１のような逆向直列ツェ
ナーダイオードを有するＭＯＳ型半導体装置に限られる
ものでないことが、その後の実験により確かめられた。 〔実施例２〕図７は本発明の第二の実施例（以下実施例
２と記す）のＩＧＢＴの部分断面図である。基本的には
図１の実施例１と同じであるが、ｎドリフト層２３ａと
ｐドレイン層２１ａとの間に、単一導電型のｎ+ バッフ
ァ層でなく、ｐ／ｎ+ バッファ層２２ａが挟まれている
点が違っている。ｐ／ｎ+ バッファ層２２ａの比抵抗は
実施例１のｎ+ バッファ層とほぼ同じとした。そして、
ｐ／ｎ+ バッファ層２２ａのｐ層はｐドレイン層２１ａ
より低濃度である。
【００４１】このように、ｐ／ｎ+ バッファ層２２ａを
有するＩＧＢＴにおいても、アバランシェ耐量のバッフ
ァ層厚さ依存性を調べたが、ほぼ実施例１と同様の結果
であった。 〔実施例３〕図８は本発明の第三の実施例（以下実施例
３と記す）のＩＧＢＴの部分断面図である。主ＩＧＢＴ
部と補助ＩＧＢＴとの間に逆向直列ツェナーダイオード
が設けられている点は、図１の実施例１と同じである
が、主ＩＧＢＴ、補助ＩＧＢＴの構造が少し違ってい
る。
有するＩＧＢＴにおいても、アバランシェ耐量のバッフ
ァ層厚さ依存性を調べたが、ほぼ実施例１と同様の結果
であった。 〔実施例３〕図８は本発明の第三の実施例（以下実施例
３と記す）のＩＧＢＴの部分断面図である。主ＩＧＢＴ
部と補助ＩＧＢＴとの間に逆向直列ツェナーダイオード
が設けられている点は、図１の実施例１と同じである
が、主ＩＧＢＴ、補助ＩＧＢＴの構造が少し違ってい
る。
【００４２】すなわち、高比抵抗のｎドリフト層４３の
一方の面側の表面層にトレンチ４０が設けられている。
そのトレンチ４０の両側にｐベース領域４４が形成さ
れ、そのｐベース領域４４の表面層にｎソース領域４６
が形成されて、ｐベース領域４４とｎソース領域４６と
がトレンチ４０の内面に露出している。トレンチ４０の
内部には、ゲート酸化膜４７を介して多結晶シリコンか
らなるゲート電極層４８が充填されていて、ｎチャネル
型ＭＯＳＦＥＴが構成されている。表面は、ほう素りん
ガラス（ＢＰＳＧ）等の絶縁膜５１で覆われ、ｐベース
領域４４およびｎソース領域４６の表面上にソース電極
４９が共通に接触するように、また図示しない金属のゲ
ート電極がゲート電極層４８に接触するように接触孔が
開けられている。ｐドレイン層４１の表面上にはドレイ
ン電極５０が設けられている。ソース電極４９は、図の
ように絶縁膜５１を挟んで、ゲート電極層４８の上まで
延長されることが多い。
一方の面側の表面層にトレンチ４０が設けられている。
そのトレンチ４０の両側にｐベース領域４４が形成さ
れ、そのｐベース領域４４の表面層にｎソース領域４６
が形成されて、ｐベース領域４４とｎソース領域４６と
がトレンチ４０の内面に露出している。トレンチ４０の
内部には、ゲート酸化膜４７を介して多結晶シリコンか
らなるゲート電極層４８が充填されていて、ｎチャネル
型ＭＯＳＦＥＴが構成されている。表面は、ほう素りん
ガラス（ＢＰＳＧ）等の絶縁膜５１で覆われ、ｐベース
領域４４およびｎソース領域４６の表面上にソース電極
４９が共通に接触するように、また図示しない金属のゲ
ート電極がゲート電極層４８に接触するように接触孔が
開けられている。ｐドレイン層４１の表面上にはドレイ
ン電極５０が設けられている。ソース電極４９は、図の
ように絶縁膜５１を挟んで、ゲート電極層４８の上まで
延長されることが多い。
【００４３】補助ＩＧＢＴ部も同様にトレンチ内に補助
ゲート酸化膜５７を介して補助ゲート電極層５８を充填
したＩＧＢＴとなっている。このようなトレンチゲート
のＩＧＢＴはセル密度を高められるので、電力用の半導
体装置として多用される傾向にある。 この実施例にお
いても、実施例１のＩＧＢＴと同様にドレイン電極７０
と同電位の周縁電極５２が、補助ゲート電極層５８と接
続され、補助ソース電極５９が、直列ツェナーダイオー
ド列６０の一端に接続され、直列ツェナーダイオード列
６０の他端から取り出された電極が主ＩＧＢＴ部１のゲ
ート電極層４８と接続されている。
ゲート酸化膜５７を介して補助ゲート電極層５８を充填
したＩＧＢＴとなっている。このようなトレンチゲート
のＩＧＢＴはセル密度を高められるので、電力用の半導
体装置として多用される傾向にある。 この実施例にお
いても、実施例１のＩＧＢＴと同様にドレイン電極７０
と同電位の周縁電極５２が、補助ゲート電極層５８と接
続され、補助ソース電極５９が、直列ツェナーダイオー
ド列６０の一端に接続され、直列ツェナーダイオード列
６０の他端から取り出された電極が主ＩＧＢＴ部１のゲ
ート電極層４８と接続されている。
【００４４】従って、動作も同じであり、補助ＩＧＢＴ
部がオンすると、その電流は直列ツェナーダイオード列
６０を通って主ＩＧＢＴ部１のゲート電極層４８に供給
され、主ＩＧＢＴ部をオンさせる。伝導度変調を利用し
て電流が流せるので、小さい面積で大きな電流を供給す
ることができ、主ＩＧＢＴ部を速やかにオンさせること
ができ、アバランシェ耐量が増大する。
部がオンすると、その電流は直列ツェナーダイオード列
６０を通って主ＩＧＢＴ部１のゲート電極層４８に供給
され、主ＩＧＢＴ部をオンさせる。伝導度変調を利用し
て電流が流せるので、小さい面積で大きな電流を供給す
ることができ、主ＩＧＢＴ部を速やかにオンさせること
ができ、アバランシェ耐量が増大する。
【００４５】［実施例４］図９は本発明の第四の実施例
（以下実施例４と記す）として、半導体素子がＭＯＳＦ
ＥＴの例の部分断面図である。図の左端近傍は、電流の
スイッチングをおこなう主ＭＯＳＦＥＴ部の活性領域で
ある。この活性領域の構造は、一般のＭＯＳＦＥＴとほ
ぼ同じである。すなわち、高比抵抗のｎドリフト層６３
の一方の面側の表面層に互いに離れたｐベース領域６４
が形成され、そのｐベース領域６４の表面層に選択的に
ｎソース領域６６が形成されている。ｎドリフト層６３
の他方の面側には、ｎ+ ドレイン層６１がある。そし
て、ｎソース領域６６とｎドリフト層６３とに挟まれた
ｐベース領域６４の表面上にゲート酸化膜６７を介して
多結晶シリコンからなるゲート電極層６８が設けられて
いる。この側の表面は、りんガラス（ＰＳＧ）等の絶縁
膜７１で覆われ、ｐベース領域６４およびｎソース領域
６６の表面上に主ソース電極６９が共通に接触するよう
に、また一部では、図示されないゲート電極がゲート電
極層６８に接触するように接触孔が開けられている。ｎ
+ ドレイン層６１の表面上にはドレイン電極７０が設け
られている。ソース電極６９は、図のように絶縁膜７１
を挟んで、ゲート電極層６８の上まで延長されることが
多い。
（以下実施例４と記す）として、半導体素子がＭＯＳＦ
ＥＴの例の部分断面図である。図の左端近傍は、電流の
スイッチングをおこなう主ＭＯＳＦＥＴ部の活性領域で
ある。この活性領域の構造は、一般のＭＯＳＦＥＴとほ
ぼ同じである。すなわち、高比抵抗のｎドリフト層６３
の一方の面側の表面層に互いに離れたｐベース領域６４
が形成され、そのｐベース領域６４の表面層に選択的に
ｎソース領域６６が形成されている。ｎドリフト層６３
の他方の面側には、ｎ+ ドレイン層６１がある。そし
て、ｎソース領域６６とｎドリフト層６３とに挟まれた
ｐベース領域６４の表面上にゲート酸化膜６７を介して
多結晶シリコンからなるゲート電極層６８が設けられて
いる。この側の表面は、りんガラス（ＰＳＧ）等の絶縁
膜７１で覆われ、ｐベース領域６４およびｎソース領域
６６の表面上に主ソース電極６９が共通に接触するよう
に、また一部では、図示されないゲート電極がゲート電
極層６８に接触するように接触孔が開けられている。ｎ
+ ドレイン層６１の表面上にはドレイン電極７０が設け
られている。ソース電極６９は、図のように絶縁膜７１
を挟んで、ゲート電極層６８の上まで延長されることが
多い。
【００４６】図の右側には、補助ＭＯＳＦＥＴ部が形成
されている。この補助ＭＯＳＦＥＴの構造は、主ＭＯＳ
ＦＥＴとほぼ同じであり、ｎドリフト層６３の表面層に
補助ｐベース領域７４が形成され、その補助ｐベース領
域７４の表面層には、補助ｎソース領域７６が選択的に
形成されている。そして、補助ｎソース領域７６とｎド
リフト層６３とに挟まれた補助ｐベース領域７４の表面
上に補助ゲート酸化膜７７を介して多結晶シリコンから
なる補助ゲート電極層７８が設けられてｎチャネル型Ｍ
ＯＳＦＥＴが構成されている。この側の表面は、りんガ
ラス（ＰＳＧ）等の絶縁膜７１で覆われ、補助ｐベース
領域７４および補助ｎソース領域７６の表面上に補助エ
ミッタ電極７９が共通に接触するように、接触孔が開け
られている。ｎドリフト層６３の他方の面側は、主ＭＯ
ＳＦＥＴ部と共通である。
されている。この補助ＭＯＳＦＥＴの構造は、主ＭＯＳ
ＦＥＴとほぼ同じであり、ｎドリフト層６３の表面層に
補助ｐベース領域７４が形成され、その補助ｐベース領
域７４の表面層には、補助ｎソース領域７６が選択的に
形成されている。そして、補助ｎソース領域７６とｎド
リフト層６３とに挟まれた補助ｐベース領域７４の表面
上に補助ゲート酸化膜７７を介して多結晶シリコンから
なる補助ゲート電極層７８が設けられてｎチャネル型Ｍ
ＯＳＦＥＴが構成されている。この側の表面は、りんガ
ラス（ＰＳＧ）等の絶縁膜７１で覆われ、補助ｐベース
領域７４および補助ｎソース領域７６の表面上に補助エ
ミッタ電極７９が共通に接触するように、接触孔が開け
られている。ｎドリフト層６３の他方の面側は、主ＭＯ
ＳＦＥＴ部と共通である。
【００４７】主ＭＯＳＦＥＴ部と、補助ＭＯＳＦＥＴ部
との間には、厚い酸化膜７３の上に直列ツェナーダイオ
ード列８０が形成されている。そして、この断面図で
は、周縁電極７２が、補助ゲート電極層７８と接続され
ていること、補助ソース電極７９が、直列ツェナーダイ
オード列８０の一端に接続されていること、直列ツェナ
ーダイオード列８０の他端から取り出された電極が主Ｉ
ＧＢＴ部のゲート電極層６９と接続されていることがわ
かる。
との間には、厚い酸化膜７３の上に直列ツェナーダイオ
ード列８０が形成されている。そして、この断面図で
は、周縁電極７２が、補助ゲート電極層７８と接続され
ていること、補助ソース電極７９が、直列ツェナーダイ
オード列８０の一端に接続されていること、直列ツェナ
ーダイオード列８０の他端から取り出された電極が主Ｉ
ＧＢＴ部のゲート電極層６９と接続されていることがわ
かる。
【００４８】なお、実施例４のＭＯＳＦＥＴは、６０Ｖ
用素子として、比抵抗０．００４Ω・ｃｍ、厚さ３５０
μm のｎ型シリコン基板上にｎドリフト層６３として、
比抵抗０．５Ω・ｃｍ、厚さ約７．５μm のｎ層をエピ
タキシャル成長させたウェハを用いた。その後のプロセ
スは、マスクを変える等の多少の変化を加えるだけで、
従来のＭＯＳＦＥＴとほぼ同じ工程で製造できる。すな
わち、主、補助ｐベース領域６４、７４および直列ツェ
ナーダイオード列８０のｐ領域は、ホウ素イオンのイオ
ン注入および熱拡散により形成し、主、補助ｎソース領
域６６、７６、および直列ツェナーダイオード列８０の
ｎ領域は、砒素イオンまたは燐イオンのイオン注入およ
び熱拡散により形成した。直列ツェナーダイオード列８
０は、主、補助ゲート電極層６８、７８と同じ減圧ＣＶ
Ｄ法による多結晶シリコン層を利用した。主、補助ｐベ
ース領域６４、７４、主、補助ｎソース領域６６、７６
の端は、半導体基板上の多結晶シリコンからなる主、補
助ゲート電極層６８、７８等をマスクとして、位置ぎめ
されて形成され、それぞれの横方向拡散により、間隔が
決められている。主、補助ソース電極６９、７９および
ゲート電極はＡｌ合金のスパッタリングとその後のフォ
トリソグラフィにより形成し、ドレイン電極７０は、金
属基板に半田づけするためＴｉ／Ｎｉ／Ａｕの三層をス
パッタリングで堆積して形成している。
用素子として、比抵抗０．００４Ω・ｃｍ、厚さ３５０
μm のｎ型シリコン基板上にｎドリフト層６３として、
比抵抗０．５Ω・ｃｍ、厚さ約７．５μm のｎ層をエピ
タキシャル成長させたウェハを用いた。その後のプロセ
スは、マスクを変える等の多少の変化を加えるだけで、
従来のＭＯＳＦＥＴとほぼ同じ工程で製造できる。すな
わち、主、補助ｐベース領域６４、７４および直列ツェ
ナーダイオード列８０のｐ領域は、ホウ素イオンのイオ
ン注入および熱拡散により形成し、主、補助ｎソース領
域６６、７６、および直列ツェナーダイオード列８０の
ｎ領域は、砒素イオンまたは燐イオンのイオン注入およ
び熱拡散により形成した。直列ツェナーダイオード列８
０は、主、補助ゲート電極層６８、７８と同じ減圧ＣＶ
Ｄ法による多結晶シリコン層を利用した。主、補助ｐベ
ース領域６４、７４、主、補助ｎソース領域６６、７６
の端は、半導体基板上の多結晶シリコンからなる主、補
助ゲート電極層６８、７８等をマスクとして、位置ぎめ
されて形成され、それぞれの横方向拡散により、間隔が
決められている。主、補助ソース電極６９、７９および
ゲート電極はＡｌ合金のスパッタリングとその後のフォ
トリソグラフィにより形成し、ドレイン電極７０は、金
属基板に半田づけするためＴｉ／Ｎｉ／Ａｕの三層をス
パッタリングで堆積して形成している。
【００４９】各部の寸法例としては、主、補助ｐベース
領域６４、７４の拡散深さは３μｍ、主、補助ｐ+ コン
タクト領域６５、７５の拡散深さは０．６μｍ、主、補
助ｎソース領域６６、７６の拡散深さはそれぞれ０．３
μｍである。主、補助ゲート絶縁膜６７、７７の厚さは
２５ｎｍ、主、補助ゲート電極層６８，７８の多結晶シ
リコン層、絶縁膜７１の厚さはともに１μｍ、主、補助
ソース電極６９、７９の厚さは約５μｍである。
領域６４、７４の拡散深さは３μｍ、主、補助ｐ+ コン
タクト領域６５、７５の拡散深さは０．６μｍ、主、補
助ｎソース領域６６、７６の拡散深さはそれぞれ０．３
μｍである。主、補助ゲート絶縁膜６７、７７の厚さは
２５ｎｍ、主、補助ゲート電極層６８，７８の多結晶シ
リコン層、絶縁膜７１の厚さはともに１μｍ、主、補助
ソース電極６９、７９の厚さは約５μｍである。
【００５０】このように形成された実施例４のＭＯＳＦ
ＥＴの動作を次に説明する。主ソース電極６９を接地
し、ドレイン電極７０に誘導性の負荷を介して電源に接
続する。ＭＯＳＦＥＴをオンからオフにしたとき、前に
も述べたように、インダクタンスに蓄えられていたエネ
ルギのため、ドレイン電極７０にかかる電圧は上昇す
る。このとき、ドレイン電極７０の電圧は、周縁電極７
２を通じて補助ＭＯＳＦＥＴ部の補助ゲート電極層７８
に印加される。一方補助ＩＧＢＴの補助ソース電極７９
は、主ＭＯＳＦＥＴのソース電極６９より直列ツェナー
ダイオード列８０のクランプ電圧で規定された電圧だけ
高い電圧に固定され、この電圧とコレクタ電圧との差が
ある値を越えると、補助ＭＯＳＦＥＴがオンすることに
なる。
ＥＴの動作を次に説明する。主ソース電極６９を接地
し、ドレイン電極７０に誘導性の負荷を介して電源に接
続する。ＭＯＳＦＥＴをオンからオフにしたとき、前に
も述べたように、インダクタンスに蓄えられていたエネ
ルギのため、ドレイン電極７０にかかる電圧は上昇す
る。このとき、ドレイン電極７０の電圧は、周縁電極７
２を通じて補助ＭＯＳＦＥＴ部の補助ゲート電極層７８
に印加される。一方補助ＩＧＢＴの補助ソース電極７９
は、主ＭＯＳＦＥＴのソース電極６９より直列ツェナー
ダイオード列８０のクランプ電圧で規定された電圧だけ
高い電圧に固定され、この電圧とコレクタ電圧との差が
ある値を越えると、補助ＭＯＳＦＥＴがオンすることに
なる。
【００５１】補助ＭＯＳＦＥＴがオンすると、その電流
は直列ツェナーダイオード列８０を通って主ＭＯＳＦＥ
Ｔ部のゲート電極層６８に供給され、主ＩＧＢＴをオン
させる。このようにして、インダクタンスに蓄えられて
いたエネルギは、放出される。本実施例４のＭＯＳＦＥ
Ｔのように、過電圧印加時に、素子保護のために主ＭＯ
ＳＦＥＴのゲート電極層６８に補助ＭＯＳＦＥＴを通じ
て電流が供給されるようにすれば、確実に保護動作が実
現され、アバランシェ耐量が増大する。
は直列ツェナーダイオード列８０を通って主ＭＯＳＦＥ
Ｔ部のゲート電極層６８に供給され、主ＩＧＢＴをオン
させる。このようにして、インダクタンスに蓄えられて
いたエネルギは、放出される。本実施例４のＭＯＳＦＥ
Ｔのように、過電圧印加時に、素子保護のために主ＭＯ
ＳＦＥＴのゲート電極層６８に補助ＭＯＳＦＥＴを通じ
て電流が供給されるようにすれば、確実に保護動作が実
現され、アバランシェ耐量が増大する。
【００５２】なお、図９において、厚い酸化膜７３の一
部が掘り下げられて補助ゲート電極層７８がシリコン基
板表面層に近づけられている部分７３ａがある。これ
は、厚い酸化膜の下部でシリコン基板表面層に反転層を
生じ、補助ｐベース領域７４およびｐ周縁領域７２ａか
らｐベース領域６４へ電流が流れるのを抑制するためで
ある。
部が掘り下げられて補助ゲート電極層７８がシリコン基
板表面層に近づけられている部分７３ａがある。これ
は、厚い酸化膜の下部でシリコン基板表面層に反転層を
生じ、補助ｐベース領域７４およびｐ周縁領域７２ａか
らｐベース領域６４へ電流が流れるのを抑制するためで
ある。
【００５３】特に、この実施例４のＭＯＳＦＥＴでは、
ｎドリフト層の厚さを７．５μｍとした点も重要であ
る。図１０は、アバランシェ耐量のｎドリフト層の厚さ
依存性を示す図である。横軸は、ｎドリフト層の厚さ、
たて軸は単位面積当たりのアバランシェ耐量である。ｎ
バッファ層の厚さが厚い程、アバランシェ耐量が増大し
ているが、７μｍ以上ではほぼ飽和している。この横軸
は、読み方を変えると、空乏化していないｎドリフト層
の厚さの変化でもある。
ｎドリフト層の厚さを７．５μｍとした点も重要であ
る。図１０は、アバランシェ耐量のｎドリフト層の厚さ
依存性を示す図である。横軸は、ｎドリフト層の厚さ、
たて軸は単位面積当たりのアバランシェ耐量である。ｎ
バッファ層の厚さが厚い程、アバランシェ耐量が増大し
ているが、７μｍ以上ではほぼ飽和している。この横軸
は、読み方を変えると、空乏化していないｎドリフト層
の厚さの変化でもある。
【００５４】実施例４のＭＯＳＦＥＴは、６０Ｖ定格の
もので、比抵抗０．５Ω・ｃｍのとき、６０Ｖでは空乏
層が約３μｍ広がる。ｐベース領域の拡散深さが３μｍ
であったから、アバランシェ耐量が非常に小さいｎドリ
フト層の厚さが６μｍのものは、殆ど空乏化していない
部分が無かったことになる。逆に空乏化していないｎド
リフト層の厚さが１μｍ以上であれば、アバランシェ耐
量は大きく、かつ安定している。
もので、比抵抗０．５Ω・ｃｍのとき、６０Ｖでは空乏
層が約３μｍ広がる。ｐベース領域の拡散深さが３μｍ
であったから、アバランシェ耐量が非常に小さいｎドリ
フト層の厚さが６μｍのものは、殆ど空乏化していない
部分が無かったことになる。逆に空乏化していないｎド
リフト層の厚さが１μｍ以上であれば、アバランシェ耐
量は大きく、かつ安定している。
【００５５】ｎドリフト層の厚さが厚いもので、アバラ
ンシェ耐量が大きくなるのは、空乏層化していないｎド
リフト層すなわちバラスト層が、抵抗となり全体のアバ
ランシェ電流を平均化する作用をしているためと考えら
れる。高抵抗層としては、例えば、比抵抗がｎドリフト
層の１／１０になるまでの範囲とする。よって、高いア
バランシェ耐量を実現するには、アバランシェ降伏時に
空乏化しない高抵抗のバラスト層の厚さが０．５μｍ以
上であればよい。
ンシェ耐量が大きくなるのは、空乏層化していないｎド
リフト層すなわちバラスト層が、抵抗となり全体のアバ
ランシェ電流を平均化する作用をしているためと考えら
れる。高抵抗層としては、例えば、比抵抗がｎドリフト
層の１／１０になるまでの範囲とする。よって、高いア
バランシェ耐量を実現するには、アバランシェ降伏時に
空乏化しない高抵抗のバラスト層の厚さが０．５μｍ以
上であればよい。
【００５６】なお、高抵抗のバラスト層の厚さが０．５
μｍ以上とすることの効果は、必ずしも実施例１のよう
な逆向直列ツェナーダイオードを有するＭＯＳ型半導体
装置に限られるものでないことが、その後の実験により
確かめられた。以上、縦型ＩＧＢＴ、縦型ＭＯＳＦＥＴ
の例を述べたが、他に絶縁ゲート型サイリスタなどにつ
いても適用できる。さらに、複数の発明を取り入れた素
子とすれば、それぞれの効果が重複して得られ、更に優
れた特性のＭＯＳ型半導体装置が得られる。
μｍ以上とすることの効果は、必ずしも実施例１のよう
な逆向直列ツェナーダイオードを有するＭＯＳ型半導体
装置に限られるものでないことが、その後の実験により
確かめられた。以上、縦型ＩＧＢＴ、縦型ＭＯＳＦＥＴ
の例を述べたが、他に絶縁ゲート型サイリスタなどにつ
いても適用できる。さらに、複数の発明を取り入れた素
子とすれば、それぞれの効果が重複して得られ、更に優
れた特性のＭＯＳ型半導体装置が得られる。
【００５７】本発明の高破壊耐量ＭＯＳ型半導体装置
は、ソレノイドバルプやモータ等の駆動あるいはＤＣ−
ＤＣコンバータ等のスイッチング電源のスイッチング素
子として優れている。特に本発明のＩＧＢＴにおいて
は、過酷な条件（接地電位を共通としてエンジンに直接
モジュールが取り付けられ、−３０〜１８０度といった
急激な温度変化や種々のノイズの影響がある）で使用さ
れる自動車のイグニッションコイルの駆動回路のメイン
スイッチング素子へ適用することができ、顕著な効果を
奏する。
は、ソレノイドバルプやモータ等の駆動あるいはＤＣ−
ＤＣコンバータ等のスイッチング電源のスイッチング素
子として優れている。特に本発明のＩＧＢＴにおいて
は、過酷な条件（接地電位を共通としてエンジンに直接
モジュールが取り付けられ、−３０〜１８０度といった
急激な温度変化や種々のノイズの影響がある）で使用さ
れる自動車のイグニッションコイルの駆動回路のメイン
スイッチング素子へ適用することができ、顕著な効果を
奏する。
【００５８】
【発明の効果】以上説明したように本発明の高破壊耐量
ＭＯＳ型半導体装置は、主電流を流す第一のＭＯＳ型半
導体素子と、第一のＭＯＳ型半導体素子と同じ構造で主
電流より小さい電流を流す第二のＭＯＳ型半導体素子と
が同一の半導体基板に設けられ、第一のＭＯＳ型半導体
素子と第二のＭＯＳ型半導体素子とのドレイン電極が共
通で、第二のＭＯＳ型半導体素子のゲート電極がそのド
レイン電極に接続され、第二のＭＯＳ型半導体素子のソ
ース電極と第一のＭＯＳ型半導体素子のゲート電極との
間に、逆向直列に接続された複数のツェナーダイオード
対を備えるものとすることによって、ドレイン電極と第
一のＭＯＳ型半導体素子のゲート電極との間に過電圧が
印加された時に、第二のＭＯＳ型半導体素子がオンし、
その電流が逆向直列ツェナーダイオードを通して第一の
ＭＯＳ型半導体素子のゲート電極に供給され、第一のＭ
ＯＳ型半導体素子をオンさせて、ＭＯＳ型半導体装置の
アバランシェ耐量を大幅に増大させる。
ＭＯＳ型半導体装置は、主電流を流す第一のＭＯＳ型半
導体素子と、第一のＭＯＳ型半導体素子と同じ構造で主
電流より小さい電流を流す第二のＭＯＳ型半導体素子と
が同一の半導体基板に設けられ、第一のＭＯＳ型半導体
素子と第二のＭＯＳ型半導体素子とのドレイン電極が共
通で、第二のＭＯＳ型半導体素子のゲート電極がそのド
レイン電極に接続され、第二のＭＯＳ型半導体素子のソ
ース電極と第一のＭＯＳ型半導体素子のゲート電極との
間に、逆向直列に接続された複数のツェナーダイオード
対を備えるものとすることによって、ドレイン電極と第
一のＭＯＳ型半導体素子のゲート電極との間に過電圧が
印加された時に、第二のＭＯＳ型半導体素子がオンし、
その電流が逆向直列ツェナーダイオードを通して第一の
ＭＯＳ型半導体素子のゲート電極に供給され、第一のＭ
ＯＳ型半導体素子をオンさせて、ＭＯＳ型半導体装置の
アバランシェ耐量を大幅に増大させる。
【００５９】特に、第一のＭＯＳ型半導体素子のゲート
電極とソース電極との間に、逆向直列のツェナーダイオ
ード対や抵抗を備えるものとすれば、過電圧印加時やゲ
ート電極の断線時にも素子を保護することができる。Ｍ
ＯＳ型半導体素子としては、プレーナタイプやトレンチ
ゲートタイプの縦型ＭＯＳＦＥＴ、ＩＧＢＴに適用され
る。
電極とソース電極との間に、逆向直列のツェナーダイオ
ード対や抵抗を備えるものとすれば、過電圧印加時やゲ
ート電極の断線時にも素子を保護することができる。Ｍ
ＯＳ型半導体素子としては、プレーナタイプやトレンチ
ゲートタイプの縦型ＭＯＳＦＥＴ、ＩＧＢＴに適用され
る。
【００６０】特に縦型ＩＧＢＴにおいて、第一導電型ド
リフト層と第二導電型ドレイン層との間に比抵抗が０．
０５〜１Ω・ｃｍの範囲である部分の厚さが約３０μｍ
〜８０μｍのバラスト抵抗層を設けることによって、ア
バランシェ耐量を大幅に増大できることを実施例で示し
た。また、縦型ＭＯＳＦＥＴにおいては、第一導電型ド
リフト層と第一導電型ドレイン層との間に、ＭＯＳ型半
導体装置がオフ状態の時に高電圧が印加されてアバラン
シェ降伏を生じた時にも空乏化されない領域であり、比
抵抗の範囲が、前記第一導電型ドリフト層の比抵抗と同
程度以下で、しかもその１／１０以上である部分の厚さ
が約１μｍ以上であるこのバラスト抵抗層を設けること
によって、アバランシェ耐量を大幅に増大できることを
示した。
リフト層と第二導電型ドレイン層との間に比抵抗が０．
０５〜１Ω・ｃｍの範囲である部分の厚さが約３０μｍ
〜８０μｍのバラスト抵抗層を設けることによって、ア
バランシェ耐量を大幅に増大できることを実施例で示し
た。また、縦型ＭＯＳＦＥＴにおいては、第一導電型ド
リフト層と第一導電型ドレイン層との間に、ＭＯＳ型半
導体装置がオフ状態の時に高電圧が印加されてアバラン
シェ降伏を生じた時にも空乏化されない領域であり、比
抵抗の範囲が、前記第一導電型ドリフト層の比抵抗と同
程度以下で、しかもその１／１０以上である部分の厚さ
が約１μｍ以上であるこのバラスト抵抗層を設けること
によって、アバランシェ耐量を大幅に増大できることを
示した。
【００６１】スイッチング素子として多用されるＭＯＳ
型半導体装置の近年、スイッチング回路において、スナ
バ回路等の省略等の回路の簡略化、装置の小型化等によ
り、そのスイッチング素子であるＭＯＳ型半導体装置は
ますます過酷なストレスを受けつつある。そのような状
況で、アバランシェ耐量を向上させる本発明の寄与は大
きいものがある。
型半導体装置の近年、スイッチング回路において、スナ
バ回路等の省略等の回路の簡略化、装置の小型化等によ
り、そのスイッチング素子であるＭＯＳ型半導体装置は
ますます過酷なストレスを受けつつある。そのような状
況で、アバランシェ耐量を向上させる本発明の寄与は大
きいものがある。
【図１】本発明実施例１のＩＧＢＴの部分断面図
【図２】（ａ）は実施例１のＩＧＢＴのチップの平面
図、（ｂ）、（ｃ）、（ｄ）はその変形例の平面図
図、（ｂ）、（ｃ）、（ｄ）はその変形例の平面図
【図３】実施例１のＩＧＢＴの等価回路図
【図４】実施例１のＩＧＢＴのチップの補助素子部分の
拡大図
拡大図
【図５】アバランシェ耐量のｎ+ バッファ層の厚さ依存
性を示す図
性を示す図
【図６】アバランシェ耐量のｎ+ バッファ層の比抵抗依
存性を示す図
存性を示す図
【図７】本発明実施例２のＩＧＢＴの部分断面図
【図８】本発明実施例３のＩＧＢＴの部分断面図
【図９】本発明実施例４のＭＯＳＦＥＴの部分断面図
【図１０】アバランシェ耐量のｎドリフト層の厚さ依存
性を示す図
性を示す図
【図１１】従来のＭＯＳＦＥＴの部分断面図
１ 第一ＭＯＳ型半導体素子または主Ｉ
ＧＢＴ部 ２ 第二ＭＯＳ型半導体素子または補助
ＩＧＢＴ部 ３ 逆向直列ツェナーダイオード ４ ゲートパッド ５ 逆向ツェナーダイオード ６ 抵抗 ７ ｎ+ コンタクト領域 ８ 補助電極 ９ 酸化膜 １０、６０、８０ 逆向直列ツェナーダイオード １１、６１ ｎ+ ドレイン層 １３、２３、２３ａ、４３、６３ ｎドリフト層 １４、２４、４４、６４ ｐベース領域 １５、６５ ｐ+ コンタクト領域 １６、２６、４６、６６ ｎソース領域 １７、２７、４７、６７ ゲート酸化膜 １８、２８、４８、６８ ゲート電極層 １９、２９、４９、６９ ソース電極 ２０、３０、５０、７０ ドレイン電極 ２１、２１ａ、４１ ｐドレイン層 ２２、４２ ｎ+ バッファ層 ２２ａ ｐ／ｎ+ バッファ層 ２５、４５ ｐ+ ウェル領域 ３１、５１、７１ 絶縁膜 ３２、５２、７２ 周縁電極 ３３、５３、７３ 酸化膜 ３３ａ、５３ａ、７３ａ 薄い酸化膜部分 ３４、５４、７４ 補助ｐベース領域 ３５ 補助ｐ+ ウェル領域 ３６、５６、７６ 補助ｎソース領域 ３７、５７、７７ 補助ゲート酸化膜 ３８、５８、７８ 補助ゲート電極層 ３９、５９、７９ 補助ソース電極 ４０ トレンチ ７５ 補助コンタクト領域
ＧＢＴ部 ２ 第二ＭＯＳ型半導体素子または補助
ＩＧＢＴ部 ３ 逆向直列ツェナーダイオード ４ ゲートパッド ５ 逆向ツェナーダイオード ６ 抵抗 ７ ｎ+ コンタクト領域 ８ 補助電極 ９ 酸化膜 １０、６０、８０ 逆向直列ツェナーダイオード １１、６１ ｎ+ ドレイン層 １３、２３、２３ａ、４３、６３ ｎドリフト層 １４、２４、４４、６４ ｐベース領域 １５、６５ ｐ+ コンタクト領域 １６、２６、４６、６６ ｎソース領域 １７、２７、４７、６７ ゲート酸化膜 １８、２８、４８、６８ ゲート電極層 １９、２９、４９、６９ ソース電極 ２０、３０、５０、７０ ドレイン電極 ２１、２１ａ、４１ ｐドレイン層 ２２、４２ ｎ+ バッファ層 ２２ａ ｐ／ｎ+ バッファ層 ２５、４５ ｐ+ ウェル領域 ３１、５１、７１ 絶縁膜 ３２、５２、７２ 周縁電極 ３３、５３、７３ 酸化膜 ３３ａ、５３ａ、７３ａ 薄い酸化膜部分 ３４、５４、７４ 補助ｐベース領域 ３５ 補助ｐ+ ウェル領域 ３６、５６、７６ 補助ｎソース領域 ３７、５７、７７ 補助ゲート酸化膜 ３８、５８、７８ 補助ゲート電極層 ３９、５９、７９ 補助ソース電極 ４０ トレンチ ７５ 補助コンタクト領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−186315（ＪＰ，Ａ) 特開 平２−185069（ＪＰ，Ａ) 特開 昭62−73766（ＪＰ，Ａ) 特開 平２−92111（ＪＰ，Ａ) 特開 平４−364784（ＪＰ，Ａ) 特開 平８−255902（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H03K 17/00 - 17/70
Claims (20)
- 【請求項１】主電流を流す第一のＭＯＳ型半導体素子
と、第一のＭＯＳ型半導体素子と同じ構造で主電流より
小さい電流を流す第二のＭＯＳ型半導体素子とが同一の
半導体基板に設けられ、第一のＭＯＳ型半導体素子と第
二のＭＯＳ型半導体素子とのドレイン電極が共通で、第
二のＭＯＳ型半導体素子のゲート電極がそのドレイン電
極に接続され、第二のＭＯＳ型半導体素子のソース電極
と第一のＭＯＳ型半導体素子のゲート電極との間に、逆
向直列に接続された複数のツェナーダイオードを備える
ことを特徴とする高破壊耐量ＭＯＳ型半導体装置。 - 【請求項２】第一のＭＯＳ型半導体素子のゲート電極と
ソース電極との間に、逆向直列のツェナーダイオードを
備えることを特徴とする請求項１記載の高破壊耐量ＭＯ
Ｓ型半導体装置。 - 【請求項３】第一のＭＯＳ型半導体素子のゲート電極と
ソース電極との間に、抵抗を備えることを特徴とする請
求項１または２記載の高破壊耐量ＭＯＳ型半導体装置。 - 【請求項４】第一、第二のＭＯＳ型半導体素子が共に絶
縁ゲートバイポーラトランジスタであることを特徴とす
る請求項１ないし３のいずれかに記載の高破壊耐量ＭＯ
Ｓ型半導体装置。 - 【請求項５】第一、第二のＭＯＳ型半導体素子が、相対
する第一、第二の主面と、第一導電型ドリフト層と、そ
の第一導電型ドリフト層の第一主面の側の表面層に形成
された第二導電型ベース領域と、その第二導電型ベース
領域によって第一導電型ドリフト層から離間された第一
導電型ソース領域と、第一導電型ソース領域と第一導電
型ドリフト層とに挟まれた第二導電型ベース領域の表面
上に、ゲート絶縁膜を介して設けられたゲート電極層
と、第一導電型ソース領域と第二導電型ベース領域とに
共通に接触して設けられたソース電極と、第一導電型ド
リフト層の他方の側に設けられたドレイン層と、そのド
レイン層の表面に接触して第二主面に設けられたドレイ
ン電極と、ゲート電極層に接触して設けられたゲート電
極とを有するものであることを特徴とする請求項１ない
し４のいずれかに記載の高破壊耐量ＭＯＳ型半導体装
置。 - 【請求項６】第一、第二のＭＯＳ型半導体素子が、相対
する第一、第二の主面と、高比抵抗の第一導電型ドリフ
ト層と、その第一導電型ドリフト層の第一主面の側の表
面層に形成された第二導電型ベース領域と、その第二導
電型ベース領域によって第一導電型ドリフト層から離間
された第一導電型ソース領域と、第一導電型ソース領域
が内壁に露出するように第二導電型ベース領域より深く
掘り下げたトレンチと、そのトレンチ内にゲート絶縁膜
を介して形成されたゲート電極層と、第一導電型ソース
領域と第二導電型ベース領域とに共通に接触して設けら
れたソース電極と、第一導電型ドリフト層の他方の側に
設けられたドレイン層と、そのドレイン層の表面に接触
して第二主面に設けられたドレイン電極と、ゲート電極
層に接触して設けられたゲート電極とを有するものであ
ることを特徴とする請求項１ないし４のいずれかに記載
の高破壊耐量ＭＯＳ型半導体装置。 - 【請求項７】第一の主面上の第一と第二のＭＯＳ型半導
体素子の間に厚いフィールド絶縁膜が配置され、第二の
ＭＯＳ型半導体素子のゲート電極層の一部がそのフィー
ルド絶縁膜上へ延ばされ、第一の主面上の第二のＭＯＳ
型半導体素子の第二導電型ベース領域の周りの第一導電
型ドリフト層とゲート電極層との間に前記フィールド絶
縁膜より薄い絶縁膜を有する部分を備えることを特徴と
する請求項５または６に記載の高破壊耐量ＭＯＳ型半導
体装置。 - 【請求項８】前記薄い絶縁膜が、ゲート絶縁膜とほぼ同
じ厚さであることを特徴とする請求項７記載の高破壊耐
量ＭＯＳ型半導体装置。 - 【請求項９】相対する第一、第二の主面と、高比抵抗の
第一導電型ドリフト層と、その第一導電型ドリフト層の
第一主面の側の表面層に形成された第二導電型ベース領
域と、その第二導電型ベース領域によって第一導電型ド
リフト層から離間された第一導電型ソース領域と、第一
導電型ソース領域と第一導電型ドリフト層とに挟まれた
第二導電型ベース領域の表面上に、ゲート絶縁膜を介し
て設けられたゲート電極層と、第一導電型ソース領域と
第二導電型ベース領域とに共通に接触して設けられたソ
ース電極と、第一導電型ドリフト層の他方の側に設けら
れた第二導電型ドレイン層と、その第二導電型ドレイン
層の表面に接触して第二主面に設けられたドレイン電極
と、ゲート電極層に接触して設けられたゲート電極とを
有する高破壊耐量ＭＯＳ型半導体装置において、前記第
一導電型ドリフト層と第二導電型ドレイン層との間にバ
ラスト抵抗層が設けられ、このバラスト抵抗層の、比抵
抗が０．０５〜１Ω・ｃｍの範囲である部分の厚さが約
３０μｍ〜８０μｍの範囲にあることを特徴とする高破
壊耐量ＭＯＳ型半導体装置。 - 【請求項１０】主電流を流す第一のＭＯＳ型半導体素子
と、第一のＭＯＳ型半導体素子と同じ構造で主電流より
小さい電流を流す第二のＭＯＳ型半導体素子とが同一の
半導体基板に設けられ、第一、第二のＭＯＳ型半導体素
子が、相対する第一、第二の主面と、高比抵抗の第一導
電型ドリフト層と、その第一導電型ドリフト層の第一主
面の側の表面層に形成された第二導電型ベース領域と、
その第二導電型ベース領域によって第一導電型ドリフト
層から離間された第一導電型ソース領域と、第一導電型
ソース領域と第一導電型ドリフト層とに挟まれた第二導
電型ベース領域の表面上に、ゲート絶縁膜を介して設け
られたゲート電極層と、第一導電型ソース領域と第二導
電型ベース領域とに共通に接触して設けられたソース電
極と、第一導電型ドリフト層の他方の側に設けられた第
二導電型ドレイン層と、その第二導電型ドレイン層の表
面に接触して第二主面に設けられたドレイン電極と、ゲ
ート電極層に接触して設けられたゲート電極とを有する
高破壊耐量ＭＯＳ型半導体装置において、前記第一導電
型ドリフト層と第二導電型ドレイン層との間にバラスト
抵抗層が設けられ、このバラスト抵抗層の、比抵抗が
０．０５〜１Ω・ｃｍの範囲である部分の厚さが約３０
μｍ〜８０μｍの範囲にあることを特徴とする請求項４
記載の高破壊耐量ＭＯＳ型半導体装置。 - 【請求項１１】相対する第一、第二の主面と、高比抵抗
の第一導電型ドリフト層と、その第一導電型ドリフト層
の第一主面の側の表面層に形成された第二導電型ベース
領域と、その第二導電型ベース領域によって第一導電型
ドリフト層から離間された第一導電型ソース領域と、第
一導電型ソース領域が内壁に露出するように第二導電型
ベース領域より深く掘り下げたトレンチと、そのトレン
チ内にゲート絶縁膜を介して形成されたゲート電極層
と、第一導電型ソース領域と第二導電型ベース領域とに
共通に接触して設けられたソース電極と、第一導電型ド
リフト層の他方の側に設けられた第二導電型ドレイン層
と、その第二導電型ドレイン層の表面に接触して第二主
面に設けられたドレイン電極と、ゲート電極層に接触し
て設けられたゲート電極とを有する高破壊耐量ＭＯＳ型
半導体装置において、前記第一導電型ドリフト層と第二
導電型ドレイン層との間にバラスト抵抗層が設けられ、
このバラスト抵抗層の、比抵抗が０．０５〜１Ω・ｃｍ
の範囲である部分の厚さが約３０μｍ〜８０μｍの範囲
にあることを特徴とする高破壊耐量ＭＯＳ型半導体装
置。 - 【請求項１２】主電流を流す第一のＭＯＳ型半導体素子
と、第一のＭＯＳ型半導体素子と同じ構造で主電流より
小さい電流を流す第二のＭＯＳ型半導体素子とが同一の
半導体基板に設けられ、第一、第二のＭＯＳ型半導体素
子が、相対する第一、第二の主面と、高比抵抗の第一導
電型ドリフト層と、その第一導電型ドリフト層の第一主
面の側の表面層に形成された第二導電型ベース領域と、
その第二導電型ベース領域によって第一導電型ドリフト
層から離間された第一導電型ソース領域と、第一導電型
ソース領域が内壁に露出するように第二導電型ベース領
域より深く掘り下げたトレンチと、そのトレンチ内にゲ
ート絶縁膜を介して形成されたゲート電極層と、第一導
電型ソース領域と第二導電型ベース領域とに共通に接触
して設けられたソース電極と、第一導電型ドリフト層の
他方の側に設けられた第二導電型ドレイン層と、その第
二導電型ドレイン層の表面に接触して第二主面に設けら
れたドレイン電極と、ゲート電極層に接触して設けられ
たゲート電極とを有する高破壊耐量ＭＯＳ型半導体装置
において、前記第一導電型ドリフト層と第二導電型ドレ
イン層との間にバラスト抵抗層が設けられ、このバラス
ト抵抗層の、比抵抗が０．０５〜１Ω・ｃｍの範囲であ
る部分の厚さが約３０μｍ〜８０μｍの範囲にあること
を特徴とする請求項４記載の高破壊耐量ＭＯＳ型半導体
装置。 - 【請求項１３】前記バラスト抵抗層の比抵抗の範囲が、
０．１〜０．４Ω・ｃｍの範囲であることを特徴とする
請求項９ないし１２のいずれかに記載の高破壊耐量ＭＯ
Ｓ型半導体装置。 - 【請求項１４】前記バラスト抵抗層が第一導電型である
ことを特徴とする請求項９ないし１３のいずれかに記載
の高破壊耐量ＭＯＳ型半導体装置。 - 【請求項１５】前記バラスト抵抗層がドリフト領域と接
する第一導電型の部分と、ドレイン領域と接する第二導
電型の部分とからなることを特徴とする請求項９ないし
１３のいずれかに記載の高破壊耐量ＭＯＳ型半導体装
置。 - 【請求項１６】相対する第一、第二の主面と、第一導電
型ドリフト層と、その第一導電型ドリフト層の第一主面
の側の表面層に形成された第二導電型ベース領域と、そ
の第二導電型ベース領域によって第一導電型ドリフト層
から離間された第一導電型ソース領域と、第一導電型ソ
ース領域と第一導電型ドリフト層とに挟まれた第二導電
型ベース領域の表面上に、ゲート絶縁膜を介して設けら
れたゲート電極層と、第一導電型ソース領域と第二導電
型ベース領域とに共通に接触して設けられたソース電極
と、第一導電型ドリフト層の他方の側に設けられた第一
導電型ドリフト層より低抵抗な第一導電型ドレイン層
と、その第一導電型ドレイン層の表面に接触して第二主
面に設けられたドレイン電極と、ゲート電極層に接触し
て設けられたゲート電極とを有する高破壊耐量ＭＯＳ型
半導体装置において、前記第一導電型ドリフト層と第一
導電型ドレイン層との間に第一導電型のバラスト抵抗層
が設けられ、このバラスト抵抗層はＭＯＳ型半導体装置
がオフ状態の時に高電圧が印加されてアバランシェ降伏
を生じた時にも空乏化されない領域であり、比抵抗の範
囲が、前記第一導電型ドリフト層の比抵抗と同程度以下
で、しかもその１／１０以上である部分の厚さが約１μ
ｍ以上であることを特徴とする高破壊耐量ＭＯＳ型半導
体装置。 - 【請求項１７】主電流を流す第一のＭＯＳ型半導体素子
と、第一のＭＯＳ型半導体素子と同じ構造で主電流より
小さい電流を流す第二のＭＯＳ型半導体素子とが同一の
半導体基板に設けられ、第一、第二のＭＯＳ型半導体素
子が、相対する第一、第二の主面と、第一導電型ドリフ
ト層と、その第一導電型ドリフト層の第一主面の側の表
面層に形成された第二導電型ベース領域と、その第二導
電型ベース領域によって第一導電型ドリフト層から離間
された第一導電型ソース領域と、第一導電型ソース領域
と第一導電型ドリフト層とに挟まれた第二導電型ベース
領域の表面上に、ゲート絶縁膜を介して設けられたゲー
ト電極層と、第一導電型ソース領域と第二導電型ベース
領域とに共通に接触して設けられたソース電極と、第一
導電型ドリフト層の他方の側に設けられた第一導電型ド
リフト層より低抵抗な第一導電型ドレイン層と、その第
一導電型ドレイン層の表面に接触して第二主面に設けら
れたドレイン電極と、ゲート電極層に接触して設けられ
たゲート電極とを有する高破壊耐量ＭＯＳ型半導体装置
において、前記第一導電型ドリフト層と第一導電型ドレ
イン層との間に第一導電型のバラスト抵抗層が設けら
れ、このバラスト抵抗層はＭＯＳ型半導体装置がオフ状
態の時に高電圧が印加されてアバランシェ降伏を生じた
時にも空乏化されない領域であり、比抵抗の範囲が、前
記第一導電型ドリフト層の比抵抗と同程度以下で、しか
もその１／１０以上である部分の厚さが約１μｍ以上で
あることを特徴とする請求項１記載の高破壊耐量ＭＯＳ
型半導体装置。 - 【請求項１８】相対する第一、第二の主面と、高比抵抗
の第一導電型ドリフト層と、その第一導電型ドリフト層
の第一主面の側の表面層に形成された第二導電型ベース
領域と、その第二導電型ベース領域によって第一導電型
ドリフト層から離間された第一導電型ソース領域と、第
一導電型ソース領域が内壁に露出するように第二導電型
ベース領域より深く掘り下げたトレンチと、そのトレン
チ内にゲート絶縁膜を介して形成されたゲート電極層
と、第一導電型ソース領域と第二導電型ベース領域とに
共通に接触して設けられたソース電極と、第一導電型ド
リフト層の他方の側に設けられた第一導電型ドリフト層
より低抵抗な第一導電型ドレイン層と、その第一導電型
ドレイン層の表面に接触して第二主面に設けられたドレ
イン電極と、ゲート電極層に接触して設けられたゲート
電極とを有する高破壊耐量ＭＯＳ型半導体装置におい
て、前記第一導電型ドリフト層と第一導電型ドレイン層
との間に第一導電型のバラスト抵抗層が設けられ、この
バラスト抵抗層はＭＯＳ型半導体装置がオフ状態の時に
高電圧が印加されてアバランシェ降伏を生じた時にも空
乏化されない領域であり、比抵抗の範囲が、前記第一導
電型ドリフト層の比抵抗と同程度以下で、しかもその１
／１０以上である部分の厚さが約１μｍ以上であること
を特徴とする高破壊耐量ＭＯＳ型半導体装置。 - 【請求項１９】主電流を流す第一のＭＯＳ型半導体素子
と、第一のＭＯＳ型半導体素子と同じ構造で主電流より
小さい電流を流す第二のＭＯＳ型半導体素子とが同一の
半導体基板に設けられ、第一、第二のＭＯＳ型半導体素
子が、相対する第一、第二の主面と、高比抵抗の第一導
電型ドリフト層と、その第一導電型ドリフト層の第一主
面の側の表面層に形成された第二導電型ベース領域と、
その第二導電型ベース領域によって第一導電型ドリフト
層から離間された第一導電型ソース領域と、第一導電型
ソース領域が内壁に露出するように第二導電型ベース領
域より深く掘り下げたトレンチと、そのトレンチ内にゲ
ート絶縁膜を介して形成されたゲート電極層と、第一導
電型ソース領域と第二導電型ベース領域とに共通に接触
して設けられたソース電極と、第一導電型ドリフト層の
他方の側に設けられた第一導電型ドリフト層より低抵抗
な第一導電型ドレイン層と、その第一導電型ドレイン層
の表面に接触して第二主面に設けられたドレイン電極
と、ゲート電極層に接触して設けられたゲート電極とを
有する高破壊耐量ＭＯＳ型半導体装置において、前記第
一導電型ドリフト層と第一導電型ドレイン層との間に第
一導電型のバラスト抵抗層が設けられ、このバラスト抵
抗層はＭＯＳ型半導体装置がオフ状態の時に高電圧が印
加されてアバランシェ降伏を生じた時にも空乏化されな
い領域であり、比抵抗の範囲が、前記第一導電型ドリフ
ト層の比抵抗と同程度以下で、しかもその１／１０以上
である部分の厚さが約１μｍ以上であることを特徴とす
る請求項１記載の高破壊耐量ＭＯＳ型半導体装置。 - 【請求項２０】前記バラスト抵抗層の部分の厚さが、前
記第一導電型ドリフト層の厚さの１／２以下であること
を特徴とする請求項１６ないし１９のいずれかに記載の
高破壊耐量ＭＯＳ型半導体装置。
Priority Applications (1)
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|---|---|---|---|
| JP6523998A JP2937185B2 (ja) | 1997-03-17 | 1998-03-16 | 高破壊耐量ｍｏｓ型半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6353597 | 1997-03-17 | ||
| JP9-63535 | 1997-03-17 | ||
| JP6523998A JP2937185B2 (ja) | 1997-03-17 | 1998-03-16 | 高破壊耐量ｍｏｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10321857A JPH10321857A (ja) | 1998-12-04 |
| JP2937185B2 true JP2937185B2 (ja) | 1999-08-23 |
Family
ID=26404672
Family Applications (1)
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|---|---|---|---|
| JP6523998A Expired - Lifetime JP2937185B2 (ja) | 1997-03-17 | 1998-03-16 | 高破壊耐量ｍｏｓ型半導体装置 |
Country Status (1)
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-
1998
- 1998-03-16 JP JP6523998A patent/JP2937185B2/ja not_active Expired - Lifetime
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| JPH10321857A (ja) | 1998-12-04 |
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