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KR970705836A - 정전기 방전 보호회로(electrostatic discharge protection circult) - Google Patents

정전기 방전 보호회로(electrostatic discharge protection circult)

Info

Publication number
KR970705836A
KR970705836A KR1019970701020A KR19970701020A KR970705836A KR 970705836 A KR970705836 A KR 970705836A KR 1019970701020 A KR1019970701020 A KR 1019970701020A KR 19970701020 A KR19970701020 A KR 19970701020A KR 970705836 A KR970705836 A KR 970705836A
Authority
KR
South Korea
Prior art keywords
type
gate
transistor
nmos transistor
region
Prior art date
Application number
KR1019970701020A
Other languages
English (en)
Inventor
네슬리 로날드 애버리
Original Assignee
커티스 알. 칼슨
사르노프 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 커티스 알. 칼슨, 사르노프 코포레이션 filed Critical 커티스 알. 칼슨
Publication of KR970705836A publication Critical patent/KR970705836A/ko

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Integrated Circuits (AREA)

Abstract

NMOS 트랜지스터(20) 또는 가로형 NPN 바이폴라 트랜지스터(136)를 포함하는 전기회로는 트랜지스터에 ESD 보호를 제공하기 위해 상기 NMOS(20)에 접속된 제너 다이오드(28)를 포함한다. NMOS 트랜지스터(20)는 N형 소오스(22), N형 드레인(24), P형 채널영역 및 상기 채널영역위에서 이 채널영역으로부터 분리된 게이트(26)를 포함한다. 제너 다이오드(28)는 NMOS 트랜지스터(20)의 게이트(26) 및 드레인(24) 사이에 전기적으로 접속되며, 상기 제너 다이오드(28)의 애노드(30)는 상기 게이트(26)에 접속되며, 상기 제너 다이오드(28)의 캐소드(32)는 상기 드레인에 접속된다. 일부 목적을 위하여, 제너 다이오드(28)의 애노드(30)는 원하는 ESD 보호를 제공하기 위해 게이트(26)에 근접 배치된다. 가로형 NPN 바이폴라 트랜지스터(136)는 N형 에미터(138), N형 콜렉터(140) 및 P형 베이스(142)를 포함한다. 제너 다이오드(144)는 상기 콜렉터(140) 및 상기 베이스(142) 사이에 접속되며, 상기 제너 다이오드(144)의 애노드(146)는 상기 베이스(142)에 접속되며, 상기 제너 다이오드(144)의 캐소드(148)는 상기 콜렉터(140)에 접속된다.

Description

정전기 방전 보호회로(ELECTROSTATIC DISCHARGE PROTECTION CIRCULT)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 ESD 보호와 NMOS 트랜지스터를 가진 CMOS 회로의 회로도.

Claims (6)

  1. 트랜지스터의 소오스 및 드레인 영역을 형성하는 한쌍의 이격된 N형 영역과 상기 소오스 및 드레인 영역 사이에 있는 P형 채널영역을 가지며, 상기 채널영역위에서 이 채널영역으로부터 분리된 도전 게이트를 가진 NMOS 트랜지스터와; 상기 트랜지스터에 ESD 보호를 제공하기 위해 상기 트랜지스터의 드레인영역 및 상기 트랜지스터의 게이트 사이에 전기적으로 접속되는 제너 다이오드를 포함하는 것을 특징으로 하는 전기회로.
  2. 제1항에 있어서, 상기 제어 다이오드의 애노드는 상기 NMOS 트랜지스터의 게이트에 전기적으로 접속되며, 상기 제너 다이오드의 캐소드는 상기 NMOS 트랜지스터의 드레인에 전기적으로 접속되며, 상기 제너 다이오드의 애노드는 상기 NMOS 트랜지스터의 게이트 또는 채널에 근접 배치되는 것을 특징으로 하는 전기회로.
  3. 제2항에 있어서, 상기 NMOS 트랜지스터의 게이트 및 VSS 전력선 사이의 레지스턴스를 더 포함하며, 상기 제너 다이오드의 애노드는 상기 NMOS 트랜지스터의 게이트 또는 채널에 근접 배치되며, 상기 NMOS 트랜지스터는 VDD 전력선 및 VSS 전력선 사이에 전기적으로 접속되는데, 상기 NMOS 트랜지스터의 드레인은 상기 VDD전력선에 전기적으로 접속되며, 상기 NMOS 트랜지스터의 소오스는 상기 VSS전력선에 전기적으로 접속되는 것을 특징으로 하는 전기회로.
  4. 제3항에 있어서, 상기 바하폴라 트랜지스터의 베이스와 상기 VSS 전력선 사이의 레지스턴스를 더 포함하며, 상기 제너 다이오드의 에노드는 상기 바이폴라 트랜지스터의 베이스에 전기적으로 접속되며, 상기 제너 다이오드의 캐소드는 상기 바이폴라 트랜지스터의 콜렉터에 전기적으로 접속되며, 상기 제너 다이오드의 애노드는 상기 NMOS 트랜지스터의 게이트 또는 채널에 근접 배치되며, 상기 바이폴라 트랜지스터는 상기 VDD 전력선 및 상기 VSS 전력선 사이에 전기적으로접속되는데, 상기 바이폴라 트랜지스터의 에미터는 VSS 전력선에 전기적으로 접속되며, 상기 바이폴라 트랜지스터의 콜렉터는 VDD 전력선에 전기적으로 접속되는 것을 특징으로 하는 전기회로.
  5. 표면 및 적어도 P형 도전부분을 가진 반도체 기판과; 상기 표면에서부터 상기 기판의 P형 부분내에 형성된 한쌍의 이격된 제1N형 도전 영역을 포함하는데, 상기 제1N형 도전영역은 NMOS 트랜지스터의 소오스 및 드레인을 형성하며, 상기 제1N형 도전 영역 사이의 기판 부분은 상기 NMOS 트랜지스터의 채널을 형성하며; 상기 NMOS 트랜지스터의 채널을 따라 기판의 표면위에서 이 기판의 표면으로부터 분리된 도전재료로 이루어진 게이트와; 상기 표면에서부터 상기 기판의 P형 부분내에 형성된 제2N형 도전영역과; 상기 표면에서부터 상기 기판의 P형 부분내에 형성되고, 제너 다이오드를 형성하기 위해 상기 제2N형 영역과 PN접합을 형성하는 P+ 형 도전영역과; 상기 제2N형 영역을 상기 NMOS 트랜지스터의 N형 드레인 영역에 전기적으로 접속하는 수단과; 상기 P+ 형 영역을 상기 NMOS 트랜지스터의 게이트에 전기적으로 접속하는 수단을 포함하는 것을 특징으로 하는 전기회로.
  6. 제5항에 있어서, 상기 N형 영역에 대한 접촉영역을 형성하기 위해 상기 N형 영역과 접촉하는 N+형영역을 포함하며, 상기 게이트는 한쌍의 단부를 가지며, 상기 P+형 영역은 상기 게이트의 단부중 한 단부에 인접하여 배치되며, 상기 게이트는 한 단부에 확장된 단자 패드를 가진 도전성 다결정 실리콘의 스트립인 것을 특징으로 하는 전기회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970701020A 1994-08-17 1995-08-17 정전기 방전 보호회로(electrostatic discharge protection circult) KR970705836A (ko)

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US08/291,808 US5519242A (en) 1994-08-17 1994-08-17 Electrostatic discharge protection circuit for a NMOS or lateral NPN transistor
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KR970705836A true KR970705836A (ko) 1997-10-09

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EP (1) EP0776527A4 (ko)
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WO (1) WO1996005616A1 (ko)

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