[go: up one dir, main page]

KR900012440A - 아날로그신호 입력회로 - Google Patents

아날로그신호 입력회로 Download PDF

Info

Publication number
KR900012440A
KR900012440A KR1019900000542A KR900000542A KR900012440A KR 900012440 A KR900012440 A KR 900012440A KR 1019900000542 A KR1019900000542 A KR 1019900000542A KR 900000542 A KR900000542 A KR 900000542A KR 900012440 A KR900012440 A KR 900012440A
Authority
KR
South Korea
Prior art keywords
fets
analog signal
input
output node
input circuit
Prior art date
Application number
KR1019900000542A
Other languages
English (en)
Other versions
KR930006741B1 (ko
Inventor
마사유키 가와사키
Original Assignee
아오이 죠이치
가부시키가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아오이 죠이치, 가부시키가이샤 도시바 filed Critical 아오이 죠이치
Publication of KR900012440A publication Critical patent/KR900012440A/ko
Application granted granted Critical
Publication of KR930006741B1 publication Critical patent/KR930006741B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • H03K17/6874—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor in a symmetrical configuration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Electronic Switches (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

내용 없음

Description

아날로그신호 입력회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예를 도시한 아날로그신호 입력회로도, 제2도는 본 발명의 제1도에 대한 등가회로의 회로도, 제3도는 본 발명이 적용되지 않는 아날로그신호 입력회로를 나타낸 회로도.

Claims (28)

  1. 2 이상의 입력단자(IN1~INn)와; 출력노드(e); 상기 입력단자(IN1~INn)와 상기 출력노드(e)의 사이에 설치되고 게이트단자에 제1제어신호(Co~Cn)가 입력되며 그 기판이 정전위전원단(VDD)에 접속되고 소오드ㆍ드레인 사이가 직렬로 접속된 구성의 복수의 P형 제1FET(PMOS3,PMOS4,‥‥‥);상기 입력단자(IN1~INn)와 상기 출력노드(e)간에 설치되고 게이트단자에 제2제어신호(Co~Cn)가 입력되며 각 FET 구조에 기생하는 바이폴라 트랜지스터의 도전방향이 상호 역방향인 PN 접합구조를 가지고 소오드ㆍ드레인 간이 트랜지스터의 도전방향이 상호 역방향인 PN 접합구조를 가지며 소오드ㆍ드레인 간이 직렬로 접속된 구성의 복수의 N형 제2FET(NMOS3,NMOS4,‥‥‥)를 구비하여 구성된 아날로그신호 입력회로.
  2. 제1항에 있어서, 상기 제2제어신호(Co~Cn)가 상기 제1제어신호(Co~Cn)와 역상인 것을 특징으로 하는 아날로그 신호 입력회로.
  3. 제1항에 있어서, 상기 제1제어신호(Co~Cn) 및 상기 제2제어신호(Co~Cn)가 여러개의 입력단자(IN1~INn)의 범위내에서 1개의 입력단자를 선택하는 것을 특징으로 하는 아날로그신호 입력회로.
  4. 제1항에 있어서, 상기 입력단자(IN1~INn)와 상기 제1FET(PMOS3,PMOS4,‥‥‥)의 사이에 저항(14)이 설치된 것을 특징으로 하는 아날로그신호 입력회로.
  5. 제1항에 있어서, 상기 입력단자(IN1~INn)와 상기 제2FET(NMOS3,NMOS4,‥‥‥)의 사이에 저항이 설치된 것을 특징으로 하는 아날로그신호 입력회로.
  6. 제1항에 있어서, 상기 입력단자(IN1~INn)와 상기 정전위전원단(VDD) 사이에 보호다이오드(12)가 삽입된 것을 특징으로 하는 아날로그신호 입력회로.
  7. 제1항에 있어서, 상기 입력단자(IN1~INn)와 접지전위단(GND) 사이에 보호다이오드(12)가 삽입된 것을 특징으로 하는 아날로그신호 입력회로.
  8. 제1항에 있어서, 상기 여러개의 제2FET(NMOS3,NMOS4,‥‥‥) 가운데 상기 입력단자(IN1~INn)에 접속되어 있는 전류로(電流路)를 갖는 FET(NMOS3)의 기판은 상기 입력단자(IN1~INn)에 접속되고, 상기 상기 출력노드(e)에 접속되어 있는 전류로를 갖는 FET(NMOS4)의 기판은 상기 출력노드(e)에 접속되어 있는 것을 특징으로 하는 아날로그신호 입력회로.
  9. 제8항에 있어서, 상기 여러개의 제1FET(PMOS3,PMOS4,‥‥‥) 각각의 전류로의 결속점이 상기 여러개의 제2FET(NMOS3,NMOS4,‥‥‥) 각각의 전류로의 결속점과 접속된 것을 특징으로 하는 아날로그신호 입력회로.
  10. 제1항에 있어서, 상기 여러개의 제2FET(NMOS3,NMOS4,‥‥‥) 가운데 상기 입력단자(IN1~INn)에 접속되어 있는 전류로를 갖는 FET(NMOS3)의 기판이 상기 출력노드(e)에 접속되어 있는 전류로를 갖는 FET(NMOS4)의 기판에 접속되어 있는 것을 특징으로 하는 아날로그신호 입력회로.
  11. 2 이상의 입력단자(IN1~INn)와 출력노드(e) 상기 입력단자(IN1~INn)와 상기 출력노드(e)의 사이에 설치되고 게이트단자에 제1제어신호(Co~Cn)가 입력되며 소오스ㆍ드레인 사이가 직렬로 접속되고 각각의 FET의 기판이 상호접속된 구성의 복수의 P형 제1FET(PMOS11,PMOS12,‥‥‥); 상기 입력단자(IN1~INn)와 상기 출력노드(e)의 사이에 설치되고 게이트단자에 제1제어신호(Co~Cn)가 입력되며 각각의 FET 구조의 도전방향이 서로 역방향의 PN 접합을 갖고 소오스ㆍ드레인 사이가 직렬접속되며 각각의 FET의 기판이 상호접속된 구성의 복수의 N형 제2FET(NMOS11,NMOS12,‥‥‥)를 구비하여 구성된 아날로그신호 입력회로.
  12. 제11항에 있어서, 상기 제1FET(PMOS11,PMOS12,‥‥‥)는 N형 well(51)위에 형성되고 상기 제2FET(NMOS11,NMOS12,‥‥‥)는 상기 N형 well(51)과 전기적으로 독립된 P형 well(52)위에 형성되어 있는 것을 특징으로 하는 아날로그신호 입력회로.
  13. 2 이상의 입력단자(IN1~INn)와; 출력노드(e); 상기 입력단자(IN1~INn)와 상기 출력노드(e)의 사이에 설치되고 게이트단자에 제1제어신호(Co~Cn)가 입력되며 그 기판이 정전위전원단(VDD)에 접속되고 소오드ㆍ드레인 사이가 직렬로 접속되어 있는 구성의 복수의 P형 제1FET(PMOS3,PMOS4,‥‥‥); 상기 입력단자(IN1~INn)와 상기 출력노드 사이에 설치되고 그 게이트단자에 제2제어신호(Co~Cn)가 입력되며 각각의 FET 구조의 도통방향이 서로 역방향의 PN 접합을 갖고 소오드ㆍ드레인 사이가 직렬접속된 구성의 복수의 P형 제2FET(NMOS3,NMOS4,‥‥‥)를 구비하여 구성된 것을 특징으로 하는 아날로그신호 입력회로.
  14. 제13항에 있어서, 상기 제2제어신호()의 역상인 것을 특징으로 하는 아날로그신호 입력회로.
  15. 제13항에 있어서, 상기 제1제어신호(Co~Cn) 및 상기 제2제어신호(Co~Cn)가 여러개의 입력단자 범위 내에서 1개의 입력단자를 선택하는 것을 특징으로 하는 아날로그신호 입력회로.
  16. 제13항에 있어서, 상기 입력단자(IN1~INn)와 상기 제1FET(PMOS3,PMOS4,‥‥‥)의 사이에 저항이 삽입되어 있는 것을 특징으로 하는 아날로그신호 입력회로.
  17. 제13항에 있어서, 상기 입력단자(IN1~INn)와 상기 제2FET(NMOS3,NMOS4,‥‥‥)의 사이에 저항이 삽입되어 있는 것을 특징으로 하는 아날로그신호 입력회로.
  18. 제13항에 있어서, 상기 입력단자(IN1~INn)와 상기 정전위전원단(VDD) 사이에 보호다이오드(12)가 삽입되어 있는 것을 특징으로 하는 아날로그신호 입력회로.
  19. 제13항에 있어서, 상기 입력단자(IN1~INn)와 접지전위단(GND) 사이에 보호다이오드(12)가 삽입되어 있는 것을 특징으로 하는 아날로그신호 입력회로.
  20. 제13항에 있어서, 여러개의 제2FET(NMOS3,NMOS4,‥‥‥) 가운데 상기 입력단자(IN1~INn)에 접속된 전류로를 갖는 FET(NMOS3)의 기판은 상기 입력단자(IN1~INn)에 접속되고, 상기 출력노드(e)에 접속된 전류로를 갖는 FET(NMOS4)의 기판은 상기 출력노드(e)에 접속되어 있는 것을 특징으로 하는 아날로그신호 입력회로.
  21. 제13항에 있어서, 여러개의 제2FET(NMOS3,NMOS4,‥‥‥) 가운데 상기 입력단자(IN1~INn)에 접속된 전류로를 갖는 FET(NMOS3)의 기판은 상기 출력노드(e)에 접속된 전류로를 갖는 FET(NMOS4)의 기판에 접속되어 있는 것을 특징으로 하는 아날로그신호 입력회로.
  22. 제13항에 있어서, 상기 여러개의 제1FET(PMOS3,PMOS4,‥‥‥) 각각의 전류로의 결속점이 상기 여러개의 제2FET(NMOS3,NMOS4,‥‥‥)의 전류로의 결속점과 접속되어 있는 것을 특징으로 하는 아날로그신호 입력회로.
  23. 2 이상의 입력단자(IN1~INn)와 출력노드(e) 상기 입력단자(IN1~INn)와 상기 출력노드(e)의 사이에 설치되고 게이트단자에 제1제어신호(Co~Cn)가 입력되며 소오스ㆍ드레인 사이가 직렬접속되고 각각의 FET의 기판이 상호 접속되어 있는 구성의 복수의 P형 제1FET(PMOS11,PMOS12,‥‥‥); 상기 입력단자(IN1~INn)와 상기 출력노드(e)의 사이에 설치되고 게이트단자에 상기 제2제어신호(Co~Cn)가 입력되며 각각의 FET 구조의 도통방향이 서로 역방향의 PN 접합을 갖고 소오스ㆍ드레인 사이가 직렬접속되어 각각의 FET의 기판이 상호 접속되어 있는 구성의 복수의 N형 제2FET(NMOS11,NMOS12,‥‥‥)를 구비하여 구성된 아날로그신호 입력회로.
  24. 제23항에 있어서, 상기 제1FET(PMOS11,PMOS12,‥‥‥)가 N형 well(51)위에 형성되고 상기 제2FET(NMOS11,NMOS12,‥‥‥)는 상기 N형 well(51)과 전기적으로 독립된 P형 well(52)위에 형성되어 있는 것을 특징으로 하는 아날로그신호 입력회로.
  25. 여러개의 입력단자(IN1~INn)와 출력노드(e)를 갖는 아날로그신호 입력회로에 있어서, 상기 여러개의 입력단자(IN1~INn) 하나 하나와 상기 출력노드(e)의 사이에 삽입된 여러개의 제1도전형 직렬 MOS 트랜지스터(PMOS5,PMOS6)와; 상기 여러개의 입력단자(IN1~INn) 하나 하나와 상기 출력노드(e)의 사이에 삽입되며, 한쪽 MOS 트랜지스터(PMOS5)의 기판은 상기 입력단자(IN1~INn)에 연결된 신호회로에 접속되고, 상기 제2도전형 직렬 MOS 트랜지스터(NMOS5,NMOS6)의 다른쪽 MOS 트랜지스터(NMOS6)의 기판은 상기 출력노드(e)에 연결된 신호회로에 접속된 것을 특징으로 하는 아날로그신호 입력회로.
  26. 제25항에 있어서, 상기 제1도전형 직렬 MOS 트랜지스터(PMOS5,PMOS6) 각각의 게이트에 제1제어신호(Cn)가 인가되고 상기 제1도전형 직렬 MOS 트랜지스터(PMOS5,PMOS6) 각각의 기판에는 제1소정전위(VDD)가 인가되는 것을 특징으로 하는 아날로그신호 입력회로.
  27. 제26항에 있어서, 상기 제2도전형 MOS 트랜지스터(NMOS5,NMOS6) 각각의 게이트에 상기 제1제어신호(Cn)와 그 역상의 제2제어신호(Cn)가 인가되는 것을 특징으로 하는 아날로그신호 입력회로.
  28. 제25항에 있어서, 상기 제2도전형 MOS 트랜지스터(NMOS5,NMOS6)의 한쪽 MOS 트랜지스터(NMOS5)의 기판이 상기 입력단자(INn)에 연결된 신호회로에 접속됨으로써 이 한쪽 MOS 트랜지스터(NMOS5)에 기생하는 NPN 바이폴라 트랜지스터구조(NPN2)와, 아노드가 상기 입력단자(INn)에 연결된 PN 접합다이오드(D2)가 등가로 되고 상기 한쪽 MOS 트랜지스터(NMOS5)의 PN 접합다이오드(D2)의 캐소우드가 상기 다른쪽 MOS 트랜지스터(NMOS6)의 PN 접합다이오드(D3)의 캐소우드에 접속된 것을 특징으로 하는 아날로그신호 입력회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900000542A 1989-01-17 1990-01-17 아날로그신호 입력회로 KR930006741B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP1008001A JP2642465B2 (ja) 1989-01-17 1989-01-17 アナログ信号入力回路
JP1-008001 1989-01-17
JP89-008001 1989-01-17

Publications (2)

Publication Number Publication Date
KR900012440A true KR900012440A (ko) 1990-08-04
KR930006741B1 KR930006741B1 (ko) 1993-07-23

Family

ID=11681142

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900000542A KR930006741B1 (ko) 1989-01-17 1990-01-17 아날로그신호 입력회로

Country Status (3)

Country Link
US (1) US5065057A (ko)
JP (1) JP2642465B2 (ko)
KR (1) KR930006741B1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5382843A (en) * 1990-02-02 1995-01-17 Gucyski; Jeff One or two transistor logic with temperature compensation and minimized supply voltage
US5144154A (en) * 1990-05-21 1992-09-01 Keithley Instruments, Inc. Range changing using N and P channel FETS
JPH04349708A (ja) * 1990-09-11 1992-12-04 Silicon Syst Inc Ｍｏｓ抵抗回路
US5270983A (en) * 1990-09-13 1993-12-14 Ncr Corporation Single element security fusible link
EP0698966B1 (en) * 1994-07-29 1998-10-07 STMicroelectronics S.r.l. MOS transistor switch without body effect
US5534815A (en) * 1994-07-29 1996-07-09 Hewlett-Packard Company Switching circuit for signal sampling with reduced residual charge effects
DE69531771T2 (de) * 1995-02-22 2004-08-05 Texas Instruments Inc., Dallas Hochspannungs-Analogschalter
US5576645A (en) * 1995-06-05 1996-11-19 Hughes Aircraft Company Sample and hold flip-flop for CMOS logic
JP3682801B2 (ja) * 1995-06-22 2005-08-17 株式会社デンソー スイッチ回路
GB2327544B (en) * 1997-07-16 2001-02-07 Ericsson Telefon Ab L M Electronic analogue switch
US6163199A (en) * 1999-01-29 2000-12-19 Fairchild Semiconductor Corp. Overvoltage/undervoltage tolerant transfer gate
US6492860B1 (en) * 2000-07-26 2002-12-10 Maxim Integrated Products, Inc. Low voltage CMOS analog switch
JP4255733B2 (ja) 2003-04-09 2009-04-15 ソニー株式会社 コンパレータ、差動増幅器、２段増幅器及びアナログ／ディジタル変換器
JP4135648B2 (ja) * 2004-01-30 2008-08-20 株式会社デンソー クランプ機能を有するスイッチ回路およびアナログマルチプレクサ
JP2016127573A (ja) 2015-01-08 2016-07-11 株式会社東芝 アナログスイッチ、および、マルチプレクサ

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS584491B2 (ja) * 1978-11-08 1983-01-26 日本電信電話株式会社 半導体アナログスイツチ
JPS5894232A (ja) * 1981-11-30 1983-06-04 Toshiba Corp 半導体アナログスイッチ回路
JPS5994923A (ja) * 1982-11-22 1984-05-31 Toshiba Corp アナログ・スイツチ回路
IT1218845B (it) * 1984-03-30 1990-04-24 Ates Componenti Elettron Circuito di interfaccia attenuatore di rumore per generatori di segnali di temporizzazione a due fasi non sovrapposte
JPH0430824Y2 (ko) * 1985-01-23 1992-07-24
DE3717922A1 (de) * 1987-05-27 1988-12-08 Sgs Halbleiterbauelemente Gmbh Als integrierte schaltung ausgebildete schaltereinrichtung
JP2598794B2 (ja) * 1987-09-14 1997-04-09 日本電装株式会社 Ｍｏｓ・ｉｃの入力チャンネル
US4922371A (en) * 1988-11-01 1990-05-01 Teledyne Semiconductor ESD protection circuit for MOS integrated circuits

Also Published As

Publication number Publication date
US5065057A (en) 1991-11-12
KR930006741B1 (ko) 1993-07-23
JP2642465B2 (ja) 1997-08-20
JPH02188028A (ja) 1990-07-24

Similar Documents

Publication Publication Date Title
EP0116820B1 (en) Complementary mos circuit
US5235201A (en) Semiconductor device with input protection circuit
KR900012440A (ko) 아날로그신호 입력회로
JPH02161769A (ja) 伝送ゲート
KR950007094A (ko) 씨엠오에스(cmos) 집적회로
US4161663A (en) High voltage CMOS level shifter
KR950012707A (ko) 반도체 장치
EP0940852B1 (en) Electrostatic discharge protection for integrated circuit semiconductor device
KR970018596A (ko) 반도체 집적회로 장치
KR970053865A (ko) 반도체장치
KR900701045A (ko) 상보형 mos 회로기술을 이용한 래치업 방지회로를 가진 집적회로
KR880004589A (ko) 기판바이어스 전압발생기를 구비한 상보형 집적회로 배열
KR860003712A (ko) 논리게이트 회로
KR910005448A (ko) 반도체 집적회로
KR910010707A (ko) 기준전압 발생장치
KR970072376A (ko) 절연기판상의 반도체 장치 및 그 보호 회로
KR940004402B1 (ko) 센스 앰프를 구비한 반도체 기억장치
KR970024162A (ko) 풀업 또는 풀다운 저항을 갖는 반도체 장치(a semiconductor device having pull-up or pull-down resistance)
KR960039604A (ko) 클램프 반도체 회로
JP4176152B2 (ja) 分圧器回路
KR940018964A (ko) 반도체 장치
KR880009448A (ko) 반도체 집적회로 장치
KR940027164A (ko) 3개의 전원 공급선을 갖는 출력 회로
KR910014944A (ko) 반도체 집적회로장치
KR960027331A (ko) 버퍼회로 및 바이어스회로

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19900117

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19900117

Comment text: Request for Examination of Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19930325

Patent event code: PE09021S01D

G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

Comment text: Decision on Publication of Application

Patent event code: PG16051S01I

Patent event date: 19930629

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19931013

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19940106

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19940106

End annual number: 3

Start annual number: 1

PR1001 Payment of annual fee

Payment date: 19960712

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 19970723

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 19971227

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 19990628

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20000629

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20010627

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20020626

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20030701

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20030701

Start annual number: 11

End annual number: 11

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee