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JPS5894232A - 半導体アナログスイッチ回路 - Google Patents

半導体アナログスイッチ回路

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Publication number
JPS5894232A
JPS5894232A JP56192251A JP19225181A JPS5894232A JP S5894232 A JPS5894232 A JP S5894232A JP 56192251 A JP56192251 A JP 56192251A JP 19225181 A JP19225181 A JP 19225181A JP S5894232 A JPS5894232 A JP S5894232A
Authority
JP
Japan
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circuit
cmp
analog switch
mirror
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP56192251A
Other languages
English (en)
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JPH0230616B2 (ja
Inventor
Kenji Matsuo
松尾　研二
Eiji Masuda
英司 増田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Tokyo Shibaura Electric Co Ltd filed Critical Toshiba Corp
Priority to JP56192251A priority Critical patent/JPS5894232A/ja
Priority to US06/445,038 priority patent/US4511814A/en
Priority to DE8282111036T priority patent/DE3279877D1/de
Priority to EP82111036A priority patent/EP0080732B1/en
Publication of JPS5894232A publication Critical patent/JPS5894232A/ja
Publication of JPH0230616B2 publication Critical patent/JPH0230616B2/ja
Granted legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
    • H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches

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  • Electronic Switches (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 この発明は、例えばマルチゾレクサ回路のスイッチ素子
として用いられる半導体アナログスイッチ回路に関する
。
発明の技術的背景とその問題点 従来、いわゆるスイッチ素子としての半導体アナログス
イッチ回路は、ｆ’　（ノタル回路、アナログ回路尋に
広く用いられている。第１図はマルチゾレクサ回路を示
すもので、図において、この回路は第２図のタイミング
チャートに示すように、スイッチ駆動用信号ＣＫ１’＋
＞’ロー（Ｌ）レベルの時出力信号Ｖｏυ丁の電位が■
１となり、ＣＫＩがＬレベルの時に■３となって負荷谷
＠Ｃｏｆ駆動するものである。
しかし、上記のような構成では、クロックの切換時に信
号ＣＫ、　、ＣＫ、がともに−・イ（６）レベルである
ため、第３図および第４図（ａ）　、　（ｂ）の婢価回
路に示すようにこの信号がダート、ソース（ドレイン）
間の容量ＣＢｐ　、　Ｃａ１ｌ　（以下、ミラー容量と
称す）を介して出力端へ漏れ、この出力熾への電荷の注
入による哄差電圧がオフセット電圧として出力される欠
点がある。
上記オフセット電圧ｆＡＶとして定綾的に説明する。ス
イッチ回路のオン−オフ時の出力端の１１！Ｌ荷量全電
荷保存則を用いて計算すると、Ｃｏｖｇ　＋ＣｍｐＶｏ
　　ＣｍＮ（ＶａＤｖ□）ＣＯ十Ｃｙ１１ｐ　＋　ｃｍ
Ｎ となる・ただし、ここではリーク電流やスイッチのオン
−オフ時の過渡状態におけるもれ電流は無視している。
上式より明らかなように［Ｃｍｐ’：”　ＣｍＮＪであ
ればそのオフセット電圧Ｖｉ極小にすることができ、出
力画の電位には影響がない。
ところが、各トランジスタのｆｆ−）上のアルミニウム
を極と、ソース（ドレイン）を形成する拡散層のオーバ
ーラツプ面ｆｆｔを等しくしても、実際の拡散層はＰ　
　、Ｎ　の１＃度や熱処理、および電位をかけた時の空
乏層ののび等により、上ｌオーパーラ、デ面積は必ずし
も等しくならない。
第５凶、第６図はそれぞれ、上記第１図に示したアナロ
グスイッチ回路１１．１２の／平ターン構成例を示すも
ので、第５図に示すパターンの場合は、ｆ−）部のチャ
ネル長（Ｌ）の方向がマスクのＹ方向と一致し、第６図
の場合は、チャネル長（ト）の方向がマスクのＸ方向と
一致している。第５図および第６図において１５はＰチ
ャネル型ＭＯ８）ランノスタ、１６はＮチャネル型ＭＯ
８）ランノスタ、１７はゲート電憔、１８はコンタクト
、１９はＰ＋の拡散層、２０はＮ＋の拡散層、２１およ
び２２はそれぞれ上記第３図における寄生容量Ｃｍｐ　
＊　ＣｍＮである。
ところで、ＭＯ８製造工程においては、上述したように
必ずマスクずれによる多少の製造のばらつきが発生する
。
すなわち、第５図に示す回路においては、第７図（ａ）
あるいは第８図（ａ）に示すように±Ｙ方向に・母ター
ンがずれるとその寄生容ｉｔ　Ｃｍｐ　＋　ＣｍＮは第
７図（ｂ）　、第８図（′ｂ）に示すように片寄る。ｔ
た、第６図に示す回路においては、第９図（ａ）あるい
は第１０図（ＪＬ）に示すように±Ｘ方向にパターンが
ずれるとその寄生容ｔ　Ｃｍｐ　＋　ＣｍＮは第９図（
ｂ）、第１０図（ｂ）に示すように入力、出力端で片寄
る。上述したマスクずれによる容量の片寄りは、Ｐ＋、
Ｎ十拡敞の深さｘｊの違いり上のばらつきを生じる欠点
がある。
発明の目的 この発明は上記のような事情を鑑みてなされたもので、
その目的とするところは、マスクずれが生じてもアナロ
グスイッチ回路のオフセット電圧の変動をおさえること
ができ、高精度な出力が得られる半導体アナログスイッ
チ回路を提供することである。
発明の概要 すなわち、この発明においては、第１の半導体アナログ
スイッチ回路に、第２の半導体アナログスイッチ回路を
並列接続して設け、第１の半導体アナログスイッチ回路
の一端から入力信号を供給し、上記第１．第２の半導体
アナログスイッチ回路の接続点から出力信号を得るよう
に構成したものである。
発明の爽凡例 以下、この発明の一笑り例について図閣を参照して説明
する。−１１１はその回路図、第１２図ｔｉ給１１図の
ノ臂ターンー成−１會ボす平（３）図である。この回路
は、第１の半導体アナログスイッチ回路２３にＭ２０半
導体アナログスイ、チ回路ｚ４會並夕（ｊ接続して設は
スイッチ回路２３のｍ−から入力信号ＩＮ會供船すると
と−に、上記各スイッチ回路２１．２４にスイッチ駆ｗ
ｊＪ信号ＣＫ、ＣＫ’ｉ供給して各トランジスタを４通
制軸し、ａｇｌ　、ｍ２のアナログスイッチ回路１Ｂ、
：２４の接続点から出力信号ＯＵＴ會伺るように慣成し
たものである。ここで上１１１１１ｉｓｔ−輌成する各
トランジスタのチャネル輌１ゴ上配岨３凶の１２１路に
おけるトランジスタのチャネル端子とデート電極間に寄
生するミラー′ｉ８簀にホし、ＣｏＵテは出力端子とゲ
ート′ＩＩＬ愼関にを生するミラー谷曹會示している。
上配各トランジスタ九が、入出力端間のミラー容量はそ
れぞれ「Ｃｍ、十ｃｍＮ」であり、従来と同じである。
第１３図および第１４図は、上記第１２図のような・ぞ
ターン構成において、＋Ｘ方向にマスクずれが生じた場
合の各トランジスタにおけるミラー容量の増減を示して
いる。すなわち、第１の半導体アナログスイッチ回路２
３のＰチャネル形トランノスタＴＰ、およびＮチャネル
形トランジスタＴＮ１の入力端におけるミラー容量はそ
れぞれＣｍｐ、ＣｍＮで、出力側のミラー容量はほぼ「
０」、第２の半導体アナログスイッチ回路２４のＰチャ
ネル形トランノスタＴＰ２およびＮチャネル形トランジ
スタＴＮ２の入力側のミラー容１゛はそれぞれほぼ「０
」、出力側１のミラー容量はＣｍｐ、ＣｍＮである。し
たがって、入出力端のミラー容量はｒ　Ｃｍｐ　＋　Ｃ
ｍＮＪとなりマスクずれのない場合と同じである。また
、同様にして−Ｘ方向にずれた場合もミラー容重は「Ｃ
ｍｐ十ｃｍＮ」である。
さらにＹ方向のずれについては、通常、拡散の深さｘｊ
力方向のびがマスクずれの限界値よりも大きいので無視
でき、ｆ−）穴内に拡散領域を納めることができる。
第１５図は従来広く用いられているオフセット補正回路
で、直列接続したＰチャネル形トランジスタＴｐｓ　＋
　ＴＰ４　’にそれぞれ制Ｎ（♂号ＣＫおよびイン・々
−タ２５を介した信号ＣＫで導通制御することにより入
力信号ＩＮｉ制岬して出力信号ＯＵＴ　ｉ得るものであ
る。この回路においてはトランジスタＴＰ５とＴＰ４と
のチャネル幅比を２：１にしてミラー容量比を２：１に
している。
しかし、この回路においてもマスクずれによりトランジ
スタＴＰ３の出力側のミラー容量が「Ｏ」となると充分
な成果が期待できない。このような欠点を除去するため
に第１６図に示すようにトランジスタＴｐｓ　ｒ　Ｔｐ
ａ　’ｃそれぞれ分割して設ければ、上記実施例と同様
な効果が侍られる。第１７図に第１６図の回路のパター
ン構成例を示す。
発明の詳細 な説明したようにこの発明によれば、マスクずれが生じ
てもアナログスイッチ回路のオフセット電圧の変蛎をお
さえることができ高精度な出力が得られる半導体アナロ
グスイッチ回路が祷られる。
【図面の簡単な説明】
第１図、第２図はそれぞれνＦ来のマルチゾレクサ回路
を示す図およびそのタイミングチャート第３図および第
４図（ＩＬ）　、　（ｂ）はそれぞれ上記第１図の回路
における半導体アナログスイッチ回路の寄生容量を説明
するための図、第５図、第６図はそれぞれ従来の半導体
アナログスイッチ１０回路の・９タ一ン構成例を示す図
、第７図〜第１０図はそれぞれ上記第５図および第６図
の・やターン構成におけるマスクずれによる寄生答１の
変ｉｔｈを説明するための図、第１１図、第１２図はそ
れぞれこの発明の一実施例に係る半導体アナログスイッ
チ回路と示すＩｐｌ路図およびその・ぐターン構成図、
第１３区１．第１４図は、上６己第１１圀、第１２図の
回路およびノ９ターンにおけるマスクずれによる寄生容
量ヲ説明する図、第１５図〜第１７図は、この発明の他
の実施例を示す図である。 ’ｒｐ＋　ｌ　’ｒＰ２１　ＴＮｌ　＋　ＴＮ２”’　
ＭＯＳ　）ランジスタ、ＩＮ・・・入力信号、ＯＵＴ・
・・出力信号、ＣＫ、ＣＫ・・・制御信号。 出顧人代理人　　弁理士　鈴　江　武　彦第５図 １８ 第６図 Ｃに 霞第８図 第９図　　　　第１０図 （ａ）　　Ｃに　　　　（ａ）Ｃに ＣＫ　　　　　　　　　　　　　　　　　　　　Ｃに第
１１図 第１２図 第１３図 第１４図 第１５図 ９へ 第１６図 【 第１７図

Claims (1)

    【特許請求の範囲】
  1. 共通の制御信号で導通制御される第１および第２　ＭＯ
    Ｓ　トランジスタの直列回路と、上記直列回路に並列接
    続され上記制御信号と逆相の信号で共通に導通制御され
    る逆導電形の第３および第４トランノスタの直列回路と
    を備え、上記第１、第２トラン・ゾスタの接続点と上記
    第３．第４トランジスタとの接続点を入出力端子の一方
    とし、第１トランジスタから出力信号を得るように構成
    したことを特徴とする半導体アナログスイッチ回路。
JP56192251A 1981-11-30 1981-11-30 半導体アナログスイッチ回路 Granted JPS5894232A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP56192251A JPS5894232A (ja) 1981-11-30 1981-11-30 半導体アナログスイッチ回路
US06/445,038 US4511814A (en) 1981-11-30 1982-11-29 Semiconductor analog switch circuit with compensation means to minimize offset of output voltage
DE8282111036T DE3279877D1 (en) 1981-11-30 1982-11-30 Semiconductor analog switch circuit using mos transistors
EP82111036A EP0080732B1 (en) 1981-11-30 1982-11-30 Semiconductor analog switch circuit using mos transistors

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JP56192251A JPS5894232A (ja) 1981-11-30 1981-11-30 半導体アナログスイッチ回路

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JPS5894232A true JPS5894232A (ja) 1983-06-04
JPH0230616B2 JPH0230616B2 (ja) 1990-07-09

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US (1) US4511814A (ja)
EP (1) EP0080732B1 (ja)
JP (1) JPS5894232A (ja)
DE (1) DE3279877D1 (ja)

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