JP2642465B2 - アナログ信号入力回路 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
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- H03K17/6874—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor in a symmetrical configuration
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- H—ELECTRICITY
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
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- H03K17/16—Modifications for eliminating interference voltages or currents
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 相補型MOS集積回路で用いられるアナログ信号入力回
路に関するもので、特にアナログ−デジタル変換器（以
下、A/D変換器）等、高精度が要求される装置の入力の
直前に挿入されるアナログ信号入力回路である。
路に関するもので、特にアナログ−デジタル変換器（以
下、A/D変換器）等、高精度が要求される装置の入力の
直前に挿入されるアナログ信号入力回路である。
（従来の技術） 第３図は、従来のA/D変換器で用いられているアナロ
グ入力のマルチプレクス回路である。複数のアナログ入
力端子IN1〜INnの中より、選択信号C0〜Cnで選択された
入力端子を通してアナログ信号を回路内に取組み、さら
に出力端に接続された負荷に供給するものである。
グ入力のマルチプレクス回路である。複数のアナログ入
力端子IN1〜INnの中より、選択信号C0〜Cnで選択された
入力端子を通してアナログ信号を回路内に取組み、さら
に出力端に接続された負荷に供給するものである。
（発明が解決しようとする課題） 複数のアナログ信号入力端子を備えたA/D変換器で
は、非選択のアナログ信号入力端子に電源電圧より高い
電圧又は接地電圧より低い電圧が入力に印加された場合
にも、勿論A/D変換器の精度の低下があってはならな
い。
は、非選択のアナログ信号入力端子に電源電圧より高い
電圧又は接地電圧より低い電圧が入力に印加された場合
にも、勿論A/D変換器の精度の低下があってはならな
い。
しかし、第３図の従来回路の場合、非選択のアナログ
信号入力端子に上記のような電圧を加えると、MOS FET
を構成するとき、寄生的に存在するバイポーラトランジ
スタの影響で出力端を通してA/D変換器に供給するアナ
ログ信号に誤差を与え、A/D変換器の精度を低下させて
しまう。寄生的に存在するバイポーラトランジスタと
は、MOS FETの構造上、MOS FETを形成すると不本意に形
成されてしまうトランジスタ成分である。このトランジ
スタ成分が形成されてしまうため、ここを経路として流
れる非選択入力端子からの電流がアナログ信号に流れ込
むことにより、誤差が生じることになる。
信号入力端子に上記のような電圧を加えると、MOS FET
を構成するとき、寄生的に存在するバイポーラトランジ
スタの影響で出力端を通してA/D変換器に供給するアナ
ログ信号に誤差を与え、A/D変換器の精度を低下させて
しまう。寄生的に存在するバイポーラトランジスタと
は、MOS FETの構造上、MOS FETを形成すると不本意に形
成されてしまうトランジスタ成分である。このトランジ
スタ成分が形成されてしまうため、ここを経路として流
れる非選択入力端子からの電流がアナログ信号に流れ込
むことにより、誤差が生じることになる。
以下に、従来のアナログ信号入力回路の等価回路（第
４図）を使用して、電源圧5V、印加電圧±10Vの場合を
例に詳細に説明する。
４図）を使用して、電源圧5V、印加電圧±10Vの場合を
例に詳細に説明する。
第３図において、入力端子IN1に０〜5Vの範囲のアナ
ログ信号を供給した状態で、入力端子IN2＋10Vを印加す
ると、IN2から正電源V DDへダイオードを介して電流が
流れ、IN2の電位を5Vに近づけようとする。しかし、ダ
イオード順方向特性や、A1の寄生抵抗が存在するため、
IN2のレベルは5Vより高くなり、入力保護抵抗と寄生的
に存在するバイポーラトランジスタPNP1を介して、出力
端のアナログ信号へ電流ＩCPが流れ込むので誤差を生じ
る。
ログ信号を供給した状態で、入力端子IN2＋10Vを印加す
ると、IN2から正電源V DDへダイオードを介して電流が
流れ、IN2の電位を5Vに近づけようとする。しかし、ダ
イオード順方向特性や、A1の寄生抵抗が存在するため、
IN2のレベルは5Vより高くなり、入力保護抵抗と寄生的
に存在するバイポーラトランジスタPNP1を介して、出力
端のアナログ信号へ電流ＩCPが流れ込むので誤差を生じ
る。
入力端子IN2に−10Vを印加した場合もIN2の電位が0V
より低くなるため、寄生するバイポーラトランジスタNP
N1を介して、出力端のアナログ信号からIN2へ電流ＩCN
が流れ、アナログ信号の位置が変動してしまうという問
題点があった。
より低くなるため、寄生するバイポーラトランジスタNP
N1を介して、出力端のアナログ信号からIN2へ電流ＩCN
が流れ、アナログ信号の位置が変動してしまうという問
題点があった。
［発明の構成］ （発明を解決するための手段） この発明は、アナログ信号の選択回路において、ウエ
ル内で構成される一方チャネルのMOS FETのドレイン電
極間の寄生Ｐ−Ｎ接合ダイオードの導通方向が、互いに
逆向きになるようにウエルを接続することで、ウエル内
の寄生ラテラルトランジスタを介してアナログ信号へ電
流が流入するのを防ぐものである。また、ウエル外の他
方チャネルのMOS FETを複数段直列接続することで、寄
生ラテラルトランジスタの抵抗成分によりコレクタ電流
を減少させ、アナログ信号の誤差を減少させ、A/D変換
器の精度への悪影響を阻止するものである。
ル内で構成される一方チャネルのMOS FETのドレイン電
極間の寄生Ｐ−Ｎ接合ダイオードの導通方向が、互いに
逆向きになるようにウエルを接続することで、ウエル内
の寄生ラテラルトランジスタを介してアナログ信号へ電
流が流入するのを防ぐものである。また、ウエル外の他
方チャネルのMOS FETを複数段直列接続することで、寄
生ラテラルトランジスタの抵抗成分によりコレクタ電流
を減少させ、アナログ信号の誤差を減少させ、A/D変換
器の精度への悪影響を阻止するものである。
（作用及び実施例） 第１図は、本発明をＣMOSＰウエルプロセスで実施し
たアナログ信号入力回路の回路図、第２図は、その等価
回路と寄生トランジスタを示した回路図である。いま、
選択されたアナログ信号入力端子IN1に０〜5V範囲のア
ナログ信号が入力され、選択されなかった入力端子IN2
に＋10Vを印加した場合を考える。この時、ｂ点の電位
は第４図で従来例の等価回路中のａ点の電位と同一であ
るため、バイポーラトランジスタPNP2のベース電流I BP
2は従来のPNP1のベース電流BP1と同一と考えられ、コレ
クタ電流I CP2もI CP1と同一である。
たアナログ信号入力回路の回路図、第２図は、その等価
回路と寄生トランジスタを示した回路図である。いま、
選択されたアナログ信号入力端子IN1に０〜5V範囲のア
ナログ信号が入力され、選択されなかった入力端子IN2
に＋10Vを印加した場合を考える。この時、ｂ点の電位
は第４図で従来例の等価回路中のａ点の電位と同一であ
るため、バイポーラトランジスタPNP2のベース電流I BP
2は従来のPNP1のベース電流BP1と同一と考えられ、コレ
クタ電流I CP2もI CP1と同一である。
コレクタ電流I CP2は、バイポーラトランジスタPNP3
のベース電流I BP3とコレクタ電流I CP3となって流れる
（I CP2＝I BP3＋I CP3）。
のベース電流I BP3とコレクタ電流I CP3となって流れる
（I CP2＝I BP3＋I CP3）。
ここで、注目すべきことは、バイポーラトランジスタ
PNP2及びPNP3は、MOS FETを構成する場合に生じた寄生
のラテラルトランジスタであるという点である。寄生ラ
テラルトランジスタであればその電流利得α（IB/IE）
は約0.5〜0.6程度である。
PNP2及びPNP3は、MOS FETを構成する場合に生じた寄生
のラテラルトランジスタであるという点である。寄生ラ
テラルトランジスタであればその電流利得α（IB/IE）
は約0.5〜0.6程度である。
いま、PNP1,PNP2,PNP3の電流利得がそれぞれ0.6であ
ったとすると、寄生バイポーラトランジスタPNP2とPNP3
を直列に接続することで、入力端子IN2からアナログ信
号へ流れ込む電流を従来の0.6倍に減少させることがで
き、アナログ信号の誤差を減少させることができる。
ったとすると、寄生バイポーラトランジスタPNP2とPNP3
を直列に接続することで、入力端子IN2からアナログ信
号へ流れ込む電流を従来の0.6倍に減少させることがで
き、アナログ信号の誤差を減少させることができる。
尚、寄生バイポーラトランジスタNPN2およびNPN3は、
NPN3がダイオード接続されて逆バイアスとなるので、こ
こを通じて入力端子からの電流が流れ込むことがないた
め、寄生バイポーラトランジスタによりアナログ信号が
誤差を生じることとはならない。
NPN3がダイオード接続されて逆バイアスとなるので、こ
こを通じて入力端子からの電流が流れ込むことがないた
め、寄生バイポーラトランジスタによりアナログ信号が
誤差を生じることとはならない。
次に、入力端子IN2に−10V印加した場合は、寄生バイ
ポーラトランジスタPNP2及びNPN2は共に逆方向バイアス
となり電流は流れず、アナログ信号は誤差を生じない。
ポーラトランジスタPNP2及びNPN2は共に逆方向バイアス
となり電流は流れず、アナログ信号は誤差を生じない。
第５図から第９図は、本提案の他の実施例で第１図の
点線で囲まれた部分の回路のみを示している。
点線で囲まれた部分の回路のみを示している。
第５図の例によれば、NMOS7とNMOS8のＰウェル電位は
同時電位であるため、同ウェル上に構成できるので、よ
りパターンサイズを小さくできる。
同時電位であるため、同ウェル上に構成できるので、よ
りパターンサイズを小さくできる。
第６図は、トランスゲートを直列に接続した本願の回
路を示しており、この場合でもほぼ同程度の効果を期待
できるが、プラスの高電位を入力に印加した場合、NMOS
9のＰウェルとｄ点間のPNダイオードが順方向となるた
め、このダイオードを介してｃ点に若干電流が流れ込む
ため、上記の実施例よりアナログ信号へ流れ込む電流は
多くなる。
路を示しており、この場合でもほぼ同程度の効果を期待
できるが、プラスの高電位を入力に印加した場合、NMOS
9のＰウェルとｄ点間のPNダイオードが順方向となるた
め、このダイオードを介してｃ点に若干電流が流れ込む
ため、上記の実施例よりアナログ信号へ流れ込む電流は
多くなる。
第７図は、第１図の実施例のｂ点及びｃ点にＰチャネ
ルおよびＮチャネルのMOS FETを接続した回路を示す。
これは、入力端子から電源端子へ流れる電流経路を多く
し、入力端子と電源端子間のインピーダンスを低くし
て、アナログ信号へ流れ込む電流を少なくしたものであ
る。なお、FET構造とすることで、寄生のバイポーラト
ランジスタのベース巾を小さくでき、よりインピーダン
スを低くできる。また、ＮチャネルMOS FETは、入力端
子にＮチャネルドレインのブレークダウン電圧を越える
高電圧が印加された場合に電流を流すために設けている
ものである。
ルおよびＮチャネルのMOS FETを接続した回路を示す。
これは、入力端子から電源端子へ流れる電流経路を多く
し、入力端子と電源端子間のインピーダンスを低くし
て、アナログ信号へ流れ込む電流を少なくしたものであ
る。なお、FET構造とすることで、寄生のバイポーラト
ランジスタのベース巾を小さくでき、よりインピーダン
スを低くできる。また、ＮチャネルMOS FETは、入力端
子にＮチャネルドレインのブレークダウン電圧を越える
高電圧が印加された場合に電流を流すために設けている
ものである。
第８図は、絶縁層16の上に電気的に独立してMOS FET
を設けた回路図を示す。この時、それぞれのチャネルで
ドレイン電極間に存在する寄生のＰ−Ｎ接合のダーオー
ド成分を逆方向とすることができる。これにより、各チ
ャネルで逆バイアスを構成することができ、上記実施例
よりもより確実に、電流の流入の防止が可能となる。
を設けた回路図を示す。この時、それぞれのチャネルで
ドレイン電極間に存在する寄生のＰ−Ｎ接合のダーオー
ド成分を逆方向とすることができる。これにより、各チ
ャネルで逆バイアスを構成することができ、上記実施例
よりもより確実に、電流の流入の防止が可能となる。
以上ＣMOSＰウェルプロセスの場合の実施例の一部を
紹介したが、Ｎウェルプロセスの場合にも同様の考え方
ができるのは言うまでもない。
紹介したが、Ｎウェルプロセスの場合にも同様の考え方
ができるのは言うまでもない。
また、ウェル電位の接続方法や入力端子と電源間のイ
ンピーダンスを下げるMOS FETの接続方法の組合せで他
の実施例とすることもできる。
ンピーダンスを下げるMOS FETの接続方法の組合せで他
の実施例とすることもできる。
［発明の効果］ 第１図の実施例を用いて、その効果を以下に述べる。
ＮチャネルMOS FETであるNMOS5およびNMOS6のウェル
とそれぞれのFETのドレイン電極間のPN接合は互いに逆
向きになるように接続されているため、入力端子に接地
電位により低いマイナスの電圧が印加された場合、非選
択の入力端子間とアナログ信号間の電流経路内には、い
ずれもＰ−Ｎ接合ダイオードの逆バイアス状態が存在す
るために、アナログ信号は誤差を生じることはない。
とそれぞれのFETのドレイン電極間のPN接合は互いに逆
向きになるように接続されているため、入力端子に接地
電位により低いマイナスの電圧が印加された場合、非選
択の入力端子間とアナログ信号間の電流経路内には、い
ずれもＰ−Ｎ接合ダイオードの逆バイアス状態が存在す
るために、アナログ信号は誤差を生じることはない。
一方、正電源より高電圧の電圧が印加された場合は、
ＮチャネルMOSの寄生バイポーラNPNトランジスタはいず
れか一方で電流が遮断されるが、ＰチャネルMOS FETの
寄生バイポーラPNPトランジスタには電流が流れる。し
かしこの寄生トランジスタはラテラルトランジスタであ
るため、その電流利得α（コレクタ電流／エミッタ電
流）は、0.5〜0.6程度しかない。
ＮチャネルMOSの寄生バイポーラNPNトランジスタはいず
れか一方で電流が遮断されるが、ＰチャネルMOS FETの
寄生バイポーラPNPトランジスタには電流が流れる。し
かしこの寄生トランジスタはラテラルトランジスタであ
るため、その電流利得α（コレクタ電流／エミッタ電
流）は、0.5〜0.6程度しかない。
このようなPNPトランジスタが複数段直列接続されれ
ば（ＰチャネルMOS FETを直列に接続されたものと等価
である。）アナログ信号に流れ込む電流Iaは、Ia＝IE.
αｎであるからアナログ信号へ流れ込む電流をA/Dの精
度低下を生じない程度の微少電流とすることができ、A/
D変換器の精度を低下させることのないアナログ信号入
力回路を提供することができる。
ば（ＰチャネルMOS FETを直列に接続されたものと等価
である。）アナログ信号に流れ込む電流Iaは、Ia＝IE.
αｎであるからアナログ信号へ流れ込む電流をA/Dの精
度低下を生じない程度の微少電流とすることができ、A/
D変換器の精度を低下させることのないアナログ信号入
力回路を提供することができる。
また、第７図実施例のようにMOS FETを設けることに
より、入力端子と電源端子間のインピーダンスを下げる
ことで寄生PNPトランジスタPNP2に流れるエミッタ電流
を減らすことが可能になるため、ＰチャネルMOS FETの
直列段数が少なくて済みアナログ入力のサンプルホール
ド時間を短縮することも可能である。
より、入力端子と電源端子間のインピーダンスを下げる
ことで寄生PNPトランジスタPNP2に流れるエミッタ電流
を減らすことが可能になるため、ＰチャネルMOS FETの
直列段数が少なくて済みアナログ入力のサンプルホール
ド時間を短縮することも可能である。
第１図は、本発明の一実施例を示す回路図、第２図は本
発明の一実施例の回路図の等価回路の回路図、第３図
は、従来のアナログ信号入力回路を示す回路図、第４図
は、従来実施例の回路図、第５図乃至第８図は、それぞ
れ、本発明の他の実施例の回路図を示す。 10……Ｐウェル−Ｎ基板間のダイオード、12……入力保
護ダイオード、14……入力保護抵抗、16……絶縁物、IN
1〜IN……入力端子、C0〜Cn、▲▼〜▲▼……
入力端子選択信号、V DD……正電源電位。
発明の一実施例の回路図の等価回路の回路図、第３図
は、従来のアナログ信号入力回路を示す回路図、第４図
は、従来実施例の回路図、第５図乃至第８図は、それぞ
れ、本発明の他の実施例の回路図を示す。 10……Ｐウェル−Ｎ基板間のダイオード、12……入力保
護ダイオード、14……入力保護抵抗、16……絶縁物、IN
1〜IN……入力端子、C0〜Cn、▲▼〜▲▼……
入力端子選択信号、V DD……正電源電位。
Claims (11)
- 【請求項１】いずれか一つが選択され、それぞれアナロ
グ信号が入力される複数の入力端子と、選択された前記
入力端子より入力されたアナログ信号を出力する前記複
数の入力端子に共通な共通出力端と、前記各入力端子に
対応し、前記入力端子と前記共通出力端との間にそれぞ
れ挿入された複数のスイッチ回路とを具備する、半導体
基板上に形成されるアナログ信号入力回路において、 前記スイッチ回路は、前記対応する入力端子と前記共通
出力端との間に直列接続されて形成される第１導電型の
第１及び第2MOSトランジスタと、前記対応する入力端子
と前記共通の出力端子との間に直列接続されて形成され
る第２導電型の第３及び第4MOSトランジスタとを含み、 前記第１及び第2MOSトランジスタがその中に形成される
ウエルの電位はそれぞれ電源電位に接続されており、 前記第１及び第２のMOSトランジスタのゲート電極には
共通の第１制御信号が印加され、前記第３及び第４のMO
Sトランジスタのゲート電極には前記第１の制御信号を
反転させた第２の制御信号が印加され、 前記第3MOSトランジスタが形成されるウエルは、対応す
る前記入力端子に接続され、前記第4MOSトランジスタが
形成されるウエルは、前記共通出力端に接続される、こ
とを特徴とするアナログ信号入力回路。 - 【請求項２】前記第１及び第2MOSトランジスタが形成さ
れるウエルは、同一のウエルであることを特徴とする請
求項１に記載のアナログ信号入力回路。 - 【請求項３】前記第１及び第2MOSトランジスタの接続と
前記第３及び第4MOSトランジスタとのそれぞれの接続配
線は共通であることを特徴とする請求項１に記載のアナ
ログ信号入力回路。 - 【請求項４】前記入力端子と電源電位もしくは接地電位
との間に第5MOSトランジスタを具備し、前記第１及び第
2MOSトランジスタの接続点と前記電源電位もしくは接地
電位との間に第6MOSトランジスタを具備したことを特徴
とする請求項１に記載のアナログ信号入力回路。 - 【請求項５】いずれか一つが選択され、それぞれアナロ
グ信号が入力される複数の入力端子と、選択された前記
入力端子より入力されたアナログ信号を出力する前記複
数の入力端子に共通な共通出力端と、前記各入力端子に
対応し、前記入力端子と前記共通出力端との間にそれぞ
れ挿入された複数のスイッチ回路とを具備する、半導体
基板上に形成されるアナログ信号入力回路において、 前記スイッチ回路は、前記対応する入力端子と前記共通
出力端との間に直列接続されて形成される第１導電型の
第１及び第2MOSトランジスタと、前記対応する入力端子
と前記共通の出力端子との間に直列接続されて形成され
る第２導電型の第３及び第4MOSトランジスタとを含み、 前記第１及び第2MOSトランジスタがその中に形成される
ウエルの電位はそれぞれ電源電位に接続されており、 前記第１及び第２のMOSトランジスタのゲート電極には
共通の第１制御信号が印加され、前記第３及び第４のMO
Sトランジスタのゲート電極には前記第１の制御信号を
反転させた第２の制御信号が印加され、 前記第3MOSトランジスタが形成されるウエルと前記第4M
OSトランジスタが形成されるウエルとがそれぞれ前記第
3MOSトランジスタと前記第4MOSトランジスタとの接続点
に接続されている、ことを特徴とするアナログ信号入力
回路。 - 【請求項６】前記第１及び剤2MOSトランジスタが形成さ
れるウエルは、同一のウエルであることを特徴とする請
求項５に記載のアナログ信号入力回路。 - 【請求項７】前記第３及び第4MOSトランジスタが形成さ
れるウエルは、同一のウエルであることを特徴とする請
求項５に記載のアナログ信号入力回路。 - 【請求項８】前記第１及び第2MOSトランジスタの接続と
前記第３及び第4MOSトランジスタとのそれぞれの接続配
線は共通であることを特徴とする請求項５に記載のアナ
ログ信号入力回路。 - 【請求項９】前記入力端と電源電位もしくは接地電位と
の間に第5MOSトランジスタを具備し、前記第１及び第2M
OSトランジスタの接続点と前記電源電位もしくは接地電
位との間に第6MOSトランジスタを具備したことを特徴と
する請求項５に記載のアナログ信号入力回路。 - 【請求項１０】いずれか一つが選択される入力端子と、
選択された入力端子のアナログ信号を出力する出力端子
とを持ち、所定の領域を有する半導体基板に集積される
アナログ信号入力回路において、前記所定の領域内で構
成され、前記入力端子の一つと前記出力端との間に二段
以上直列接続され、それぞれのゲート電極には選択信号
が供給される一方チャネルのMOS FETと； 前記領域以外で構成され、前記入力端子の一つと前記出
力端との間に二段以上直列に接続され、それぞれのゲー
ト電極には前記選択信号の反転信号が供給される他方チ
ャネルのMOS FETとを備え； 前記一方チャネルの二段以上直列接続されたMOS FETの
ドレイン電極間に寄生するＰ−Ｎ接合ダイオード成分が
互いに逆の導通方向になるように構成するものであっ
て、前記アナログ信号が入力される入力点及び前記他方
チャネルのMOS FET間の接続点と、接地電源もしくは正
電源間に、Ｐチャネル又はＮチャネルのMOS FETを接続
したことを特徴とするアナログ信号入力回路。 - 【請求項１１】いずれか一つが選択される入力端子と、
選択された入力端子のアナログ信号を出力する出力端子
とを持ち、所定の領域を有する半導体基板に集積される
アナログ信号入力回路において、前記所定の領域内で構
成され、前記入力端子の一つと前記出力端との間に二段
以上直列接続され、それぞれのゲート電極には選択信号
が供給される一方チャネルのMOS FETと； 前記領域外で構成され、前記入力端子の一つと前記出力
端との間に二段以上直列に接続され、それぞれのゲート
電極には前記選択信号の反転信号が供給される他方チャ
ネルのMOS FETとを備え； 前記一方チャネルの二段以上直列接続されたMOS FETの
ドレイン電極間に寄生するＰ−Ｎ接合ダイオード成分が
互いに逆の導通方向になるように構成するものであっ
て、前記一方チャネルのMOS FET間と、他方チャネルのM
OS FET間とのそれぞれの接続配線が共通であることを特
徴とするアナログ信号入力回路。
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| JP1008001A JP2642465B2 (ja) | 1989-01-17 | 1989-01-17 | アナログ信号入力回路 |
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