JPH04349708A - Ｍｏｓ抵抗回路 - Google Patents
Ｍｏｓ抵抗回路Info
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- JPH04349708A JPH04349708A JP3236935A JP23693591A JPH04349708A JP H04349708 A JPH04349708 A JP H04349708A JP 3236935 A JP3236935 A JP 3236935A JP 23693591 A JP23693591 A JP 23693591A JP H04349708 A JPH04349708 A JP H04349708A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01C1/00—Details
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/24—Frequency-independent attenuators
- H03H11/245—Frequency-independent attenuators using field-effect transistor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/46—One-port networks
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- H01—ELECTRIC ELEMENTS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＭＯＳトランジスタを用
いる精密抵抗回路の分野に関するものである。 【０００２】 【従来の技術】高安定度および高確度を要する集積回路
応用において精密抵抗器がしばしば用いられる。それら
の応用に対しては、通常の抵抗器の誤差抵抗が低すぎる
から、通常の抵抗器は採用されない。ＩＣ技術における
正常な拡散抵抗、ドープされたシリコンまたはドープさ
れたポリシリコンで通常形成される。従来の拡散抵抗の
処理の例を以下に説明する。ｎ形シリコン基板の上で、
エピタキシャル層内にｐ形井戸を拡散させ、それからエ
ピタキシャル層の表面上に二酸化シリコン層を成長させ
る。一様な抵抗率のｐ形井戸の端部に接点領域を開く。 ｐ形井戸の長さはＬｃｍ、幅はＷｃｍ、厚さはｔｃｍで
ある。 したがって、拡散層の抵抗値Ｒは、ρを物質の抵抗値Ω
・ｃｍとして、 Ｒ＝ρＬ／ｔＷ（Ω） である。 【０００３】処理の変動のために、従来の抵抗の長さ、
幅、厚さおよび抵抗率は、高精密抵抗を製造するために
十分な精度で制御することができない。したがって、従
来の抵抗は、抵抗の寸法を希望の値に調整するため、し
たがって抵抗値レベルを希望の値に調整するために、「
レーザトリミング」のような周知の技術を用いる必要が
あった。しかし、トリミング作業が高度に制御されない
とそれらの抵抗の性能は十分でないことがある。また、
レーザトリミングは後処理技術であって、集積回路の製
造コストが上昇する。 【０００４】 【発明が解決しようとする課題】したがって、本発明の
目的は後処理を要しない精密抵抗を得ることである。本
発明の別の目的は電圧制御可変精密抵抗を得ることであ
る。 【０００５】本発明の更に別の目的は小さい面積に高い
値のインピーダンスを得ることである。 【０００６】 【課題を解決するための手段】本発明はＭＯＳ装置を用
いて精密抵抗を構成する。本発明は、抵抗を構成するた
めに、ドレイン同士とソース同士が結合された一対のＮ
ＭＯＳトランジスタを含む「インピーダンス素子」を利
用する。抵抗値を制御し、ドレイン・ソース間電圧Ｖｄ
ｓによる非直線性を打ち消すために、一対のＰＭＯＳソ
ースホロワが実現される。一対のＮＭＯＳソースホロワ
が、抵抗素子に存在することがあるボデー効果による非
直線歪をなくす。本発明の抵抗回路は、従来の精密抵抗
よりも小さい面積で、精度と直線性がより高く、かつ高
い抵抗値の抵抗を構成する。本発明は、利得設定、自動
利得制御回路およびフィルタを含めた多くの用途に使用
できる。 【０００７】本発明の２トランジスタ・ソースホロワの
おのおのにおいて、１つのトランジスタはバッファ増幅
器として機能し、他方のトランジスタはそれのゲートバ
イアスに依存する可変抵抗負荷として機能する。ＰＭＯ
Ｓソースホロワ抵抗負荷のゲートは入力電圧バイアスＰ
へ結合され、ＮＭＯＳソースホロワ抵抗負荷のゲートは
入力電圧バイアスＮへ結合される。第３の入力電圧が１
つのＰＭＯＳバッファ増幅器のゲートと、１つのＮＭＯ
Ｓバッファ増幅器のゲートと、ＮＭＯＳ抵抗素子のゲー
トへ結合される。第４の入力電圧が他のＰＭＯＳバッフ
ァ増幅器のゲートと、他のＮＭＯＳバッファ増幅器のゲ
ートと、ＮＭＯＳ抵抗素子のソースとへ結合される。Ｐ
ＭＯＳソースホロワの出力端子が抵抗素子のゲートへ結
合され、ドレイン電圧およびソース電圧とともに、抵抗
素子を流れる電流の量を制御する。ＰＭＯＳソースホロ
ワを使用することにより、ドレイン・ソース間電圧への
自乗依存性による非直線歪がなくなる。ＮＭＯＳソース
ホロワからの出力はＮＭＯＳ抵抗素子のボデー端子へ結
合される。本発明はこの結合を行ってボデーとソースの
間の接合が一定の逆バイアスを加えられるようにして、
「ボデー効果」による非直線性が生じないようにする。 【０００８】この明細書においてはＭＯＳトランジスタ
により構成する精密抵抗について説明する。以下の説明
においては、本発明を完全に理解できるようにするため
に、トランジスタの数、導電形および電圧レベル等のよ
うな数多くの事項を詳しく説明する。しかし、そのよう
な詳細なしに本発明を実施できることが当業者には明か
であろう。他の場合には、本発明をあいまいにしないよ
うにするために、周知の構成については詳しくは説明し
ない。 【０００９】 【実施例】本発明の実施例が図１に示されている。本発
明は２個のＰＭＯＳソースホロワと、ドレイン同士とソ
ース同士が結合されて抵抗素子を構成する２個のＮＭＯ
Ｓトランジスタとで実現される。トランジスタＭ３とＭ
５は１つのソースホロワを構成し、トランジスタＭ６と
Ｍ４は他のソースホロワを構成する。トランジスタＭ１
とＭ２は抵抗素子を形成する。ソースホロワには入力電
圧バイアスＰ、Ｖｘ、Ｖｙ に応じた電流ＩＧ が流れ
る。 【００１０】電圧入力１０バイアスＰはＰＭＯＳトラン
ジスタＭ５とＭ６のゲートへ結合される。トランジスタ
Ｍ５のソースはＶｃｃ１へ結合され、トランジスタＭ５
のドレインはＰＭＯＳトランジスタＭ３のソースへ回路
点１３において結合される。回路点１３へはＮＭＯＳト
ランジスタＭ１のゲートも結合される。トランジスタＭ
１はＮＭＯＳトランジスタＭ２とともに抵抗素子を形成
する。トランジスタＭ１とＭ２のドレインの共通接続点
１５と、トランジスタＭ３のゲートとは電力入力端子１
１（Ｖｘ ）へ結合される。トランジスタＭ３のドレイ
ンは接地される。電力入力端子１２（Ｖｙ ）がＰＭＯ
ＳトランジスタＭ４のゲートと、抵抗素子トランジスタ
Ｍ１とＭ２のソースの共通接続点１６とへ結合される。 【００１１】回路点１４においてはトランジスタＭ２の
ゲートがＰＭＯＳトランジスタＭ６のドレインと、ＰＭ
ＯＳトランジスタＭ４のソースとへ結合される。トラン
ジスタＭ６のソースは電源Ｖｃｃ２ へ結合される。ト
ランジスタＭ４のドレインは接地される。 【００１２】入力電圧信号バイアスＰ、Ｖｘ 、Ｖｙ
により制御されるＮＭＯＳ抵抗素子によって精密抵抗が
構成される。抵抗素子を流れる電流はトランジスタＭ１
とＭ２のそれぞれのゲート電圧Ｖ１、Ｖ２に依存する。 ゲート電圧Ｖ１とＶ２の値は入力電圧バイアスＰ、Ｖｘ
、Ｖｙ に依存する。 【００１３】トランジスタＭ５とＭ３はＰＭＯＳソース
ホロワを形成するから、ＡＣ出力電圧は入力電圧Ｖｘ
と同じである。トランジスタＭ５は入力電圧バイアスＰ
により十分にバイアスされて、出力電圧Ｖ１ はＶｃｃ
１ とＶｘ の間のレベルまで上昇する。Ｖｘ 〉Ｖｙ
の場合には、Ｖｘ は抵抗素子のドレイン電圧であり
、Ｖｙ は抵抗素子のソース電圧である。この場合には
、Ｖ１ 〉Ｖｘ ＋ＶＴ （ＶＴ はしきい値電圧）で
あるように、Ｖ１ は十分高くバイアスされる。これは
、抵抗素子の抵抗値を直線的に維持するために行われる
。Ｖ１〈 Ｖｘ ＋ＶＴ であるとすると、抵抗素子は
飽和領域内にあり、精度が低くなる。 したがって、トランジスタＭの抵抗値はドレイン・ソー
ス間電圧（Ｖｘ −Ｖｙ ）と電流Ｉ１ に依存する。 【００１４】抵抗素子のトランジスタＭ２は類似の解析
に従う。第２のソースホロワの出力電圧Ｖ２ はＶＹ
と電源電圧Ｖｃｃ２ の間のレベルに同様にバイアスさ
れる。出力電圧Ｖ２ はトランジスタＭ２のゲート電圧
である。ゲート電圧はソース電圧Ｖ２ より高いことが
既に知られているから、トランジスタＭ２は既にターン
オンされている。しかし、トランジスタＭ２を直線領域
内に維持させるためにはＶ２ 〉Ｖｘ＋ＶＴである。し
たがって、バイアスＰとＶｙ によるＶ２の慎重なバイ
アスを必要とする。 そうすることにより、ドレイン・ソース間電圧に正比例
する電流Ｉ２ が実現される。 【００１５】電圧の差（Ｖｘ −Ｖｙ） をとり、それ
を全電流（Ｉ１ ＋Ｉ２ ）で除すことにより、回路の
正確な抵抗値が与えられる。Ｖｙ 〉Ｖｘ である場合
を同様に解析すると、本発明において同様な結果が示さ
れる。 【００１６】インピーダンス素子をバイアスする２つの
ソースホロワの電流方程式を記述する下記の解析に示さ
れているように、精密抵抗値は（Ｖｘ −Ｖｙ ）の値
に依存する。この解析はインピーダンス素子についての
電流方程式も記述する。 【００１７】下記の電流方程式は飽和領域で動作する２
つのソースホロワに対するものである。 ＩＧ ＝Ｋｐ （Ｖｙ −Ｖ２ −ＶＴＰ ）
２ Ｋｐ ＝０．５Ｋｐ′ ＩＧ ＝Ｋ
ｐ （Ｖｘ −Ｖ１ −ＶＴＰ ）２ＰＭＯＳにおける
電流飽和のための標準方程式はＩＧ ＝ＫＰ （ＶＳＧ
−ＶＴＰ ）２である。ここに、２つのソースホロワ
におけるソース・ゲート間電圧ＶＳＧ は（Ｖｙ −
Ｖ２ ）および（Ｖｘ −Ｖ１ ）である。 【００１８】下記の方程式はソース・ゲート間電圧を新
しい変数Ｖｚ にセットする。 【００１９】 Ｖｙ −Ｖ２ ＝Ｖｘ −Ｖ１ ＝（ＩＧ／Ｋ
Ｐ）１／２ ＋ＶＴＰ ＝Ｖｚ Ｖ１ ＝Ｖｘ
−Ｖｚ Ｖ２ ＝Ｖｙ −Ｖｚ 【００２０】下記の電流方程式は、直線領域において動
作するインピーダンス素子における２つのＮＭＯＳトラ
ンジスタに対するものである。直流電流に対する標準方
程式はＩＧ ＝Ｋｎ′（ＶＧＳ −ＶＴＮ −ＶＤＳ／
２）ＶＤＳ である。ここに、ドレイン・ソース間電圧
ＶＤＳは（Ｖｘ −Ｖｙ）である。 【００２１】 Ｉ１ ＝Ｋｎ′（Ｖ１−Ｖｙ −ＶＴＮ −Ｖ
Ｘ／２＋Ｖｙ／２）（Ｖｘ−Ｖｙ） Ｉ２ ＝Ｋ
ｎ′（Ｖ２−Ｖｙ −ＶＴＮ −ＶＸ／２＋Ｖｙ／２）
（Ｖｘ−Ｖｙ） Ｉ＝Ｉ１＋Ｉ２＝ Ｋｎ′（Ｖ
１＋Ｖ２−Ｖｙ−Ｖｘ＋２ＶＴＮ） （Ｖｘ−Ｖｙ ）
これはインピーダンス素子を流れる全電流である。 Ｉ＝−２Ｋｎ′（Ｖｚ＋ＶＴＮ ）（Ｖｘ−Ｖｙ）Ｖｚ
を電流方程式に代入すると、 Ｖｃ＝−（Ｖｚ＋ＶＴＮ ） 新しい変数の定義 Ｖｃ＝被制御電圧 Ｇ＝１／（Ｖｘ−Ｖｙ）＝２Ｋｎ′Ｖｃ Ｇ＝１
／Ｒ【００２２】以前の解析は、回路の正常な動作中に
、２つのソースホロワは飽和領域にあり、抵抗素子は三
極管（直線）領域にあることを示す。従来の技術におい
ては、ＭＯＳ抵抗は、ドレイン・ソース間電圧ＶＤＳ２
／２に対する余分の自乗依存性による非直線性の影響
を受ける。本発明を実現することにより、この非直線性
要因はＩ１ とＩ２ を加え合わせることにより打ち消
される。これにより Ｒ＝１／｛２Ｋｎ′（Ｖｚ＋ＶＴＮ）｝が与えられる。 【００２３】これで、ＭＯＳトランジスタＱ１とＱ２に
おける電圧に直線的に依存する抵抗値を得ることができ
る。値Ｋｎ′ を小さくすることにより高い抵抗値を得
ることができる。 【００２４】ＭＯＳトランジスタにおいては、ボデー端
子は、別のドレイン電流成分を生ずる第２のゲート端子
としてボデー端子は作用する。この付加電流成分は抵抗
を非直線的にするから、その付加電流成分はＭＯＳトラ
ンジスタにおいては望ましくない。 【００２５】図２に示す本発明の実施例は、ボデー電圧
レベルをソース電圧レベル以下にするために２個のＮＭ
ＯＳソースホロワを用いることにより、この問題を解消
する。この実施例は、抵抗素子内のトランジスタの「ボ
デー効果」による非直線性を最小にするために、２個の
ＮＭＯＳトランジスタソースホロワを含む。ＮＭＯＳト
ランジスタＭ７のゲートはトランジスタＭ３のゲートと
、トランジスタＭ１、Ｍ２のドレインと、回路点１５に
おける入力電圧１１（Ｖｘ） とに結合される。トラン
ジスタＭ７のドレインはＶｃｃ３ へ結合される。トラ
ンジスタＭ７のソースはＮＭＯＳトランジスタＭ９のド
レインと、トランジスタＭ１のボデーである回路点１７
とへ結合される。トランジスタＭ９のゲートは入力電圧
バイアスＮ１９へ結合される。トランジスタＭ９のソー
スは接地される。ＮＭＯＳトランジスタＭ８のゲートは
トランジスタＭ４のゲートと、トランジスタＭ１、Ｍ２
のソースと、回路点１６における入力電圧Ｖｙ とへ結
合される。トランジスタＭ８のドレインはＶｃｃ４ へ
結合される。トランジスタＭ８のソースはＮＭＯＳトラ
ンジスタＭ１０のドレインと、回路点１８におけるトラ
ンジスタＭ２のボデーとへ結合される。トランジスタＭ
１０のゲートはトランジスタＭ９のゲートと、回路点１
９における入力電圧バイアスＮとへ結合される。トラン
ジスタＭ１０のソースは接地される。 【００２６】トランジスタＭ７とＭ９は１つのＮＭＯＳ
ソースホロワを構成される。トランジスタＭ８とＭ１０
は他のソースホロワを構成する。トランジスタＭ７とＭ
９で構成された第１のソースホロワにより回路点１７に
は入力電圧Ｖｘ と同じＡＣ電圧が現れる。というのは
ソースホロワの利得がほぼ１だからである。しかし、こ
の回路では、回路点１７における電圧レベルがＶｘとア
ースの間のレベルへ引き下げられるように、電圧レベル
バイアスＮは十分に高い。これはトランジスタＭ１のボ
デー電圧である。Ｖｘ 〈Ｖｙ であれば、Ｖｘ は抵
抗素子トランジスタのソース電圧を与える。この場合に
は、ボデー電圧がＶｘ より低いから、基板ダイオード
の逆バイアスが得られる。Ｖｙ 〈Ｖｘ であれば、Ｖ
ｙ は抵抗素子トランジスタのソース電圧を与える。 【００２７】Ｖ１ 〈Ｖｙ にするために、バイアスＮ
はトランジスタＭ９がＶ１ をＶｙ より低く引き下げ
るようなものである。したがって、いずれのケースに対
しても、ボデー・ソース間電圧は逆バイアスされて一定
に保たれ、「ボデー効果」問題は解決される。トランジ
スタＭ２へ結合されている他のＮＭＯＳソースホロワの
類似の解析は本発明における同様な結果を示す。抵抗に
対するこの改良は従来のＭＯＳ抵抗回路よりも正確な直
線性を与える。 【００２８】制御回路を用いて希望の抵抗値をどのよう
にして得るかの例を図３に示す。希望の抵抗値は外部の
精密抵抗により一致させることができる。 【００２９】増幅器Ａ１の出力端子はＭＯＳトランジス
タＱ１０のゲートへ結合される。トランジスタＱ１０の
ドレインは分流器１０を介して電流源Ｉａへ結合される
。トランジスタＱ１０のソースは増幅器Ａ１の負端子へ
結合されとともに、抵抗Ｒｅｘｔ を介して接地される
。 この外部精密抵抗Ｒｅｘｔ は典型的にはチップの外部
の抵抗であり、回路の残りはチップ上に設けられる。増
幅器Ａ１の正端子は入力電圧基準ＶＲＥＦ へ結合され
るとともに、増幅器Ａ２の正端子へ分圧器１１を介して
結合される。分圧器１１は電圧入力ＶＲＥＦ とともに
、増幅器Ａ２の正端子における電圧を値ＶＲ にセット
する。増幅器Ａ２の出力電圧はバイアスＰにセットされ
、抵抗Ｒへ結合される。抵抗Ｒは回路点１における増幅
器Ａ２の負端子へ結合されるとともに、接地される。電
流源Ｉｂ も回路点１へ結合される。 【００３０】精密ＭＯＳ抵抗に使用する電圧バイアスＰ
の正確な値を得るために制御回路が用いられる。制御回
路を制御するために外部精密抵抗回路が用いられる。そ
の外部精密抵抗回路はチップ上に既に設定されている。 電圧ＶＲＥＦ は与えられ、トランジスタＱ１０を流れ
る一定電流Ｉａ を設定する。Ｉａ ＝ＶＲＥＦ ／Ｒ
ｅｘｔ である。 この電流は分流器１０に流されてＩｂ に減少させられ
る。このＩｂは精密電流Ｉａ の定められた一部分であ
る。増幅器Ａ２の電圧入力は、電圧ＶＲＥＦ が分圧器
により分圧された電圧ＶＲ である。電流Ｉｂ は同一
抵抗値の抵抗Ｒに流され、抵抗Ｒの端子間電圧がＶＲ
に等しくなるまでバイアスＰが調整される。バイアスＰ
は抵抗素子のゲートへ結合される。したがって、バイア
スＰは実際の精密ＭＯＳ抵抗回路で実現されて正確な抵
抗値を得る。 【００３１】ＭＯＳ抵抗の精密を更に高くする実施例を
図４に示す。２個またはそれ以上のＭＯＳ抵抗を縦続接
続することにより、各抵抗のドレイン・ソース間電圧が
低くされるから、直線性を向上できる。電圧差Ｖｘ −
Ｖｙ が直列接続されている全ての抵抗の間に等しく分
配されるから、各抵抗はより小さいドレイン・ソース間
電圧を見る。図４に示す実施例においては、回路中の各
抵抗はドレイン・ソース間電圧（Ｖｘ−Ｖｙ）／２を見
るから、直線性が向上させられる。 【００３２】図４に示す実施例のアーキテクチャは、別
のＰＭＯＳソースホロワと別のＮＭＯＳ抵抗が付加され
ていることを除き、図１に示す実施例のアーキテクチャ
に類似する。図４において、電圧入力バイアスＰ１０は
トランジスタＭ９のベースへも結合される。トランジス
タＭ４のゲートは制御電圧Ｖｙ へはもはや結合されな
いが、互いに結合されているトランジスタＭ７とＭ８の
ドレインへ結合される。トランジスタＭ７とＭ８のソー
スは回路点１８において互いに結合される。トランジス
タＭ８のゲートはトランジスタＭ６のドレインとトラン
ジスタＭ４のソースへ回路点１４において結合される。 トランジスタＭ７のゲートはトランジスタＭ９のドレイ
ンとトランジスタＭ１０のソースへ回路点１７において
結合される。トランジスタＭ１０のドレインは接地され
る。トランジスタＭ１０のゲートはトランジスタＭ７、
Ｍ８のソースと制御電圧Ｖｙ へ結合される。トランジ
スタＭ９のソースは電源電圧Ｖｃｃへ結合される。図１
からの類似の解析を図４の解析に利用できる。「ボデー
効果」を阻止するために用いられるソースホロワは図４
においても実現できることに注目されたい。以上、精密
ＭＯＳ抵抗について説明した。
いる精密抵抗回路の分野に関するものである。 【０００２】 【従来の技術】高安定度および高確度を要する集積回路
応用において精密抵抗器がしばしば用いられる。それら
の応用に対しては、通常の抵抗器の誤差抵抗が低すぎる
から、通常の抵抗器は採用されない。ＩＣ技術における
正常な拡散抵抗、ドープされたシリコンまたはドープさ
れたポリシリコンで通常形成される。従来の拡散抵抗の
処理の例を以下に説明する。ｎ形シリコン基板の上で、
エピタキシャル層内にｐ形井戸を拡散させ、それからエ
ピタキシャル層の表面上に二酸化シリコン層を成長させ
る。一様な抵抗率のｐ形井戸の端部に接点領域を開く。 ｐ形井戸の長さはＬｃｍ、幅はＷｃｍ、厚さはｔｃｍで
ある。 したがって、拡散層の抵抗値Ｒは、ρを物質の抵抗値Ω
・ｃｍとして、 Ｒ＝ρＬ／ｔＷ（Ω） である。 【０００３】処理の変動のために、従来の抵抗の長さ、
幅、厚さおよび抵抗率は、高精密抵抗を製造するために
十分な精度で制御することができない。したがって、従
来の抵抗は、抵抗の寸法を希望の値に調整するため、し
たがって抵抗値レベルを希望の値に調整するために、「
レーザトリミング」のような周知の技術を用いる必要が
あった。しかし、トリミング作業が高度に制御されない
とそれらの抵抗の性能は十分でないことがある。また、
レーザトリミングは後処理技術であって、集積回路の製
造コストが上昇する。 【０００４】 【発明が解決しようとする課題】したがって、本発明の
目的は後処理を要しない精密抵抗を得ることである。本
発明の別の目的は電圧制御可変精密抵抗を得ることであ
る。 【０００５】本発明の更に別の目的は小さい面積に高い
値のインピーダンスを得ることである。 【０００６】 【課題を解決するための手段】本発明はＭＯＳ装置を用
いて精密抵抗を構成する。本発明は、抵抗を構成するた
めに、ドレイン同士とソース同士が結合された一対のＮ
ＭＯＳトランジスタを含む「インピーダンス素子」を利
用する。抵抗値を制御し、ドレイン・ソース間電圧Ｖｄ
ｓによる非直線性を打ち消すために、一対のＰＭＯＳソ
ースホロワが実現される。一対のＮＭＯＳソースホロワ
が、抵抗素子に存在することがあるボデー効果による非
直線歪をなくす。本発明の抵抗回路は、従来の精密抵抗
よりも小さい面積で、精度と直線性がより高く、かつ高
い抵抗値の抵抗を構成する。本発明は、利得設定、自動
利得制御回路およびフィルタを含めた多くの用途に使用
できる。 【０００７】本発明の２トランジスタ・ソースホロワの
おのおのにおいて、１つのトランジスタはバッファ増幅
器として機能し、他方のトランジスタはそれのゲートバ
イアスに依存する可変抵抗負荷として機能する。ＰＭＯ
Ｓソースホロワ抵抗負荷のゲートは入力電圧バイアスＰ
へ結合され、ＮＭＯＳソースホロワ抵抗負荷のゲートは
入力電圧バイアスＮへ結合される。第３の入力電圧が１
つのＰＭＯＳバッファ増幅器のゲートと、１つのＮＭＯ
Ｓバッファ増幅器のゲートと、ＮＭＯＳ抵抗素子のゲー
トへ結合される。第４の入力電圧が他のＰＭＯＳバッフ
ァ増幅器のゲートと、他のＮＭＯＳバッファ増幅器のゲ
ートと、ＮＭＯＳ抵抗素子のソースとへ結合される。Ｐ
ＭＯＳソースホロワの出力端子が抵抗素子のゲートへ結
合され、ドレイン電圧およびソース電圧とともに、抵抗
素子を流れる電流の量を制御する。ＰＭＯＳソースホロ
ワを使用することにより、ドレイン・ソース間電圧への
自乗依存性による非直線歪がなくなる。ＮＭＯＳソース
ホロワからの出力はＮＭＯＳ抵抗素子のボデー端子へ結
合される。本発明はこの結合を行ってボデーとソースの
間の接合が一定の逆バイアスを加えられるようにして、
「ボデー効果」による非直線性が生じないようにする。 【０００８】この明細書においてはＭＯＳトランジスタ
により構成する精密抵抗について説明する。以下の説明
においては、本発明を完全に理解できるようにするため
に、トランジスタの数、導電形および電圧レベル等のよ
うな数多くの事項を詳しく説明する。しかし、そのよう
な詳細なしに本発明を実施できることが当業者には明か
であろう。他の場合には、本発明をあいまいにしないよ
うにするために、周知の構成については詳しくは説明し
ない。 【０００９】 【実施例】本発明の実施例が図１に示されている。本発
明は２個のＰＭＯＳソースホロワと、ドレイン同士とソ
ース同士が結合されて抵抗素子を構成する２個のＮＭＯ
Ｓトランジスタとで実現される。トランジスタＭ３とＭ
５は１つのソースホロワを構成し、トランジスタＭ６と
Ｍ４は他のソースホロワを構成する。トランジスタＭ１
とＭ２は抵抗素子を形成する。ソースホロワには入力電
圧バイアスＰ、Ｖｘ、Ｖｙ に応じた電流ＩＧ が流れ
る。 【００１０】電圧入力１０バイアスＰはＰＭＯＳトラン
ジスタＭ５とＭ６のゲートへ結合される。トランジスタ
Ｍ５のソースはＶｃｃ１へ結合され、トランジスタＭ５
のドレインはＰＭＯＳトランジスタＭ３のソースへ回路
点１３において結合される。回路点１３へはＮＭＯＳト
ランジスタＭ１のゲートも結合される。トランジスタＭ
１はＮＭＯＳトランジスタＭ２とともに抵抗素子を形成
する。トランジスタＭ１とＭ２のドレインの共通接続点
１５と、トランジスタＭ３のゲートとは電力入力端子１
１（Ｖｘ ）へ結合される。トランジスタＭ３のドレイ
ンは接地される。電力入力端子１２（Ｖｙ ）がＰＭＯ
ＳトランジスタＭ４のゲートと、抵抗素子トランジスタ
Ｍ１とＭ２のソースの共通接続点１６とへ結合される。 【００１１】回路点１４においてはトランジスタＭ２の
ゲートがＰＭＯＳトランジスタＭ６のドレインと、ＰＭ
ＯＳトランジスタＭ４のソースとへ結合される。トラン
ジスタＭ６のソースは電源Ｖｃｃ２ へ結合される。ト
ランジスタＭ４のドレインは接地される。 【００１２】入力電圧信号バイアスＰ、Ｖｘ 、Ｖｙ
により制御されるＮＭＯＳ抵抗素子によって精密抵抗が
構成される。抵抗素子を流れる電流はトランジスタＭ１
とＭ２のそれぞれのゲート電圧Ｖ１、Ｖ２に依存する。 ゲート電圧Ｖ１とＶ２の値は入力電圧バイアスＰ、Ｖｘ
、Ｖｙ に依存する。 【００１３】トランジスタＭ５とＭ３はＰＭＯＳソース
ホロワを形成するから、ＡＣ出力電圧は入力電圧Ｖｘ
と同じである。トランジスタＭ５は入力電圧バイアスＰ
により十分にバイアスされて、出力電圧Ｖ１ はＶｃｃ
１ とＶｘ の間のレベルまで上昇する。Ｖｘ 〉Ｖｙ
の場合には、Ｖｘ は抵抗素子のドレイン電圧であり
、Ｖｙ は抵抗素子のソース電圧である。この場合には
、Ｖ１ 〉Ｖｘ ＋ＶＴ （ＶＴ はしきい値電圧）で
あるように、Ｖ１ は十分高くバイアスされる。これは
、抵抗素子の抵抗値を直線的に維持するために行われる
。Ｖ１〈 Ｖｘ ＋ＶＴ であるとすると、抵抗素子は
飽和領域内にあり、精度が低くなる。 したがって、トランジスタＭの抵抗値はドレイン・ソー
ス間電圧（Ｖｘ −Ｖｙ ）と電流Ｉ１ に依存する。 【００１４】抵抗素子のトランジスタＭ２は類似の解析
に従う。第２のソースホロワの出力電圧Ｖ２ はＶＹ
と電源電圧Ｖｃｃ２ の間のレベルに同様にバイアスさ
れる。出力電圧Ｖ２ はトランジスタＭ２のゲート電圧
である。ゲート電圧はソース電圧Ｖ２ より高いことが
既に知られているから、トランジスタＭ２は既にターン
オンされている。しかし、トランジスタＭ２を直線領域
内に維持させるためにはＶ２ 〉Ｖｘ＋ＶＴである。し
たがって、バイアスＰとＶｙ によるＶ２の慎重なバイ
アスを必要とする。 そうすることにより、ドレイン・ソース間電圧に正比例
する電流Ｉ２ が実現される。 【００１５】電圧の差（Ｖｘ −Ｖｙ） をとり、それ
を全電流（Ｉ１ ＋Ｉ２ ）で除すことにより、回路の
正確な抵抗値が与えられる。Ｖｙ 〉Ｖｘ である場合
を同様に解析すると、本発明において同様な結果が示さ
れる。 【００１６】インピーダンス素子をバイアスする２つの
ソースホロワの電流方程式を記述する下記の解析に示さ
れているように、精密抵抗値は（Ｖｘ −Ｖｙ ）の値
に依存する。この解析はインピーダンス素子についての
電流方程式も記述する。 【００１７】下記の電流方程式は飽和領域で動作する２
つのソースホロワに対するものである。 ＩＧ ＝Ｋｐ （Ｖｙ −Ｖ２ −ＶＴＰ ）
２ Ｋｐ ＝０．５Ｋｐ′ ＩＧ ＝Ｋ
ｐ （Ｖｘ −Ｖ１ −ＶＴＰ ）２ＰＭＯＳにおける
電流飽和のための標準方程式はＩＧ ＝ＫＰ （ＶＳＧ
−ＶＴＰ ）２である。ここに、２つのソースホロワ
におけるソース・ゲート間電圧ＶＳＧ は（Ｖｙ −
Ｖ２ ）および（Ｖｘ −Ｖ１ ）である。 【００１８】下記の方程式はソース・ゲート間電圧を新
しい変数Ｖｚ にセットする。 【００１９】 Ｖｙ −Ｖ２ ＝Ｖｘ −Ｖ１ ＝（ＩＧ／Ｋ
Ｐ）１／２ ＋ＶＴＰ ＝Ｖｚ Ｖ１ ＝Ｖｘ
−Ｖｚ Ｖ２ ＝Ｖｙ −Ｖｚ 【００２０】下記の電流方程式は、直線領域において動
作するインピーダンス素子における２つのＮＭＯＳトラ
ンジスタに対するものである。直流電流に対する標準方
程式はＩＧ ＝Ｋｎ′（ＶＧＳ −ＶＴＮ −ＶＤＳ／
２）ＶＤＳ である。ここに、ドレイン・ソース間電圧
ＶＤＳは（Ｖｘ −Ｖｙ）である。 【００２１】 Ｉ１ ＝Ｋｎ′（Ｖ１−Ｖｙ −ＶＴＮ −Ｖ
Ｘ／２＋Ｖｙ／２）（Ｖｘ−Ｖｙ） Ｉ２ ＝Ｋ
ｎ′（Ｖ２−Ｖｙ −ＶＴＮ −ＶＸ／２＋Ｖｙ／２）
（Ｖｘ−Ｖｙ） Ｉ＝Ｉ１＋Ｉ２＝ Ｋｎ′（Ｖ
１＋Ｖ２−Ｖｙ−Ｖｘ＋２ＶＴＮ） （Ｖｘ−Ｖｙ ）
これはインピーダンス素子を流れる全電流である。 Ｉ＝−２Ｋｎ′（Ｖｚ＋ＶＴＮ ）（Ｖｘ−Ｖｙ）Ｖｚ
を電流方程式に代入すると、 Ｖｃ＝−（Ｖｚ＋ＶＴＮ ） 新しい変数の定義 Ｖｃ＝被制御電圧 Ｇ＝１／（Ｖｘ−Ｖｙ）＝２Ｋｎ′Ｖｃ Ｇ＝１
／Ｒ【００２２】以前の解析は、回路の正常な動作中に
、２つのソースホロワは飽和領域にあり、抵抗素子は三
極管（直線）領域にあることを示す。従来の技術におい
ては、ＭＯＳ抵抗は、ドレイン・ソース間電圧ＶＤＳ２
／２に対する余分の自乗依存性による非直線性の影響
を受ける。本発明を実現することにより、この非直線性
要因はＩ１ とＩ２ を加え合わせることにより打ち消
される。これにより Ｒ＝１／｛２Ｋｎ′（Ｖｚ＋ＶＴＮ）｝が与えられる。 【００２３】これで、ＭＯＳトランジスタＱ１とＱ２に
おける電圧に直線的に依存する抵抗値を得ることができ
る。値Ｋｎ′ を小さくすることにより高い抵抗値を得
ることができる。 【００２４】ＭＯＳトランジスタにおいては、ボデー端
子は、別のドレイン電流成分を生ずる第２のゲート端子
としてボデー端子は作用する。この付加電流成分は抵抗
を非直線的にするから、その付加電流成分はＭＯＳトラ
ンジスタにおいては望ましくない。 【００２５】図２に示す本発明の実施例は、ボデー電圧
レベルをソース電圧レベル以下にするために２個のＮＭ
ＯＳソースホロワを用いることにより、この問題を解消
する。この実施例は、抵抗素子内のトランジスタの「ボ
デー効果」による非直線性を最小にするために、２個の
ＮＭＯＳトランジスタソースホロワを含む。ＮＭＯＳト
ランジスタＭ７のゲートはトランジスタＭ３のゲートと
、トランジスタＭ１、Ｍ２のドレインと、回路点１５に
おける入力電圧１１（Ｖｘ） とに結合される。トラン
ジスタＭ７のドレインはＶｃｃ３ へ結合される。トラ
ンジスタＭ７のソースはＮＭＯＳトランジスタＭ９のド
レインと、トランジスタＭ１のボデーである回路点１７
とへ結合される。トランジスタＭ９のゲートは入力電圧
バイアスＮ１９へ結合される。トランジスタＭ９のソー
スは接地される。ＮＭＯＳトランジスタＭ８のゲートは
トランジスタＭ４のゲートと、トランジスタＭ１、Ｍ２
のソースと、回路点１６における入力電圧Ｖｙ とへ結
合される。トランジスタＭ８のドレインはＶｃｃ４ へ
結合される。トランジスタＭ８のソースはＮＭＯＳトラ
ンジスタＭ１０のドレインと、回路点１８におけるトラ
ンジスタＭ２のボデーとへ結合される。トランジスタＭ
１０のゲートはトランジスタＭ９のゲートと、回路点１
９における入力電圧バイアスＮとへ結合される。トラン
ジスタＭ１０のソースは接地される。 【００２６】トランジスタＭ７とＭ９は１つのＮＭＯＳ
ソースホロワを構成される。トランジスタＭ８とＭ１０
は他のソースホロワを構成する。トランジスタＭ７とＭ
９で構成された第１のソースホロワにより回路点１７に
は入力電圧Ｖｘ と同じＡＣ電圧が現れる。というのは
ソースホロワの利得がほぼ１だからである。しかし、こ
の回路では、回路点１７における電圧レベルがＶｘとア
ースの間のレベルへ引き下げられるように、電圧レベル
バイアスＮは十分に高い。これはトランジスタＭ１のボ
デー電圧である。Ｖｘ 〈Ｖｙ であれば、Ｖｘ は抵
抗素子トランジスタのソース電圧を与える。この場合に
は、ボデー電圧がＶｘ より低いから、基板ダイオード
の逆バイアスが得られる。Ｖｙ 〈Ｖｘ であれば、Ｖ
ｙ は抵抗素子トランジスタのソース電圧を与える。 【００２７】Ｖ１ 〈Ｖｙ にするために、バイアスＮ
はトランジスタＭ９がＶ１ をＶｙ より低く引き下げ
るようなものである。したがって、いずれのケースに対
しても、ボデー・ソース間電圧は逆バイアスされて一定
に保たれ、「ボデー効果」問題は解決される。トランジ
スタＭ２へ結合されている他のＮＭＯＳソースホロワの
類似の解析は本発明における同様な結果を示す。抵抗に
対するこの改良は従来のＭＯＳ抵抗回路よりも正確な直
線性を与える。 【００２８】制御回路を用いて希望の抵抗値をどのよう
にして得るかの例を図３に示す。希望の抵抗値は外部の
精密抵抗により一致させることができる。 【００２９】増幅器Ａ１の出力端子はＭＯＳトランジス
タＱ１０のゲートへ結合される。トランジスタＱ１０の
ドレインは分流器１０を介して電流源Ｉａへ結合される
。トランジスタＱ１０のソースは増幅器Ａ１の負端子へ
結合されとともに、抵抗Ｒｅｘｔ を介して接地される
。 この外部精密抵抗Ｒｅｘｔ は典型的にはチップの外部
の抵抗であり、回路の残りはチップ上に設けられる。増
幅器Ａ１の正端子は入力電圧基準ＶＲＥＦ へ結合され
るとともに、増幅器Ａ２の正端子へ分圧器１１を介して
結合される。分圧器１１は電圧入力ＶＲＥＦ とともに
、増幅器Ａ２の正端子における電圧を値ＶＲ にセット
する。増幅器Ａ２の出力電圧はバイアスＰにセットされ
、抵抗Ｒへ結合される。抵抗Ｒは回路点１における増幅
器Ａ２の負端子へ結合されるとともに、接地される。電
流源Ｉｂ も回路点１へ結合される。 【００３０】精密ＭＯＳ抵抗に使用する電圧バイアスＰ
の正確な値を得るために制御回路が用いられる。制御回
路を制御するために外部精密抵抗回路が用いられる。そ
の外部精密抵抗回路はチップ上に既に設定されている。 電圧ＶＲＥＦ は与えられ、トランジスタＱ１０を流れ
る一定電流Ｉａ を設定する。Ｉａ ＝ＶＲＥＦ ／Ｒ
ｅｘｔ である。 この電流は分流器１０に流されてＩｂ に減少させられ
る。このＩｂは精密電流Ｉａ の定められた一部分であ
る。増幅器Ａ２の電圧入力は、電圧ＶＲＥＦ が分圧器
により分圧された電圧ＶＲ である。電流Ｉｂ は同一
抵抗値の抵抗Ｒに流され、抵抗Ｒの端子間電圧がＶＲ
に等しくなるまでバイアスＰが調整される。バイアスＰ
は抵抗素子のゲートへ結合される。したがって、バイア
スＰは実際の精密ＭＯＳ抵抗回路で実現されて正確な抵
抗値を得る。 【００３１】ＭＯＳ抵抗の精密を更に高くする実施例を
図４に示す。２個またはそれ以上のＭＯＳ抵抗を縦続接
続することにより、各抵抗のドレイン・ソース間電圧が
低くされるから、直線性を向上できる。電圧差Ｖｘ −
Ｖｙ が直列接続されている全ての抵抗の間に等しく分
配されるから、各抵抗はより小さいドレイン・ソース間
電圧を見る。図４に示す実施例においては、回路中の各
抵抗はドレイン・ソース間電圧（Ｖｘ−Ｖｙ）／２を見
るから、直線性が向上させられる。 【００３２】図４に示す実施例のアーキテクチャは、別
のＰＭＯＳソースホロワと別のＮＭＯＳ抵抗が付加され
ていることを除き、図１に示す実施例のアーキテクチャ
に類似する。図４において、電圧入力バイアスＰ１０は
トランジスタＭ９のベースへも結合される。トランジス
タＭ４のゲートは制御電圧Ｖｙ へはもはや結合されな
いが、互いに結合されているトランジスタＭ７とＭ８の
ドレインへ結合される。トランジスタＭ７とＭ８のソー
スは回路点１８において互いに結合される。トランジス
タＭ８のゲートはトランジスタＭ６のドレインとトラン
ジスタＭ４のソースへ回路点１４において結合される。 トランジスタＭ７のゲートはトランジスタＭ９のドレイ
ンとトランジスタＭ１０のソースへ回路点１７において
結合される。トランジスタＭ１０のドレインは接地され
る。トランジスタＭ１０のゲートはトランジスタＭ７、
Ｍ８のソースと制御電圧Ｖｙ へ結合される。トランジ
スタＭ９のソースは電源電圧Ｖｃｃへ結合される。図１
からの類似の解析を図４の解析に利用できる。「ボデー
効果」を阻止するために用いられるソースホロワは図４
においても実現できることに注目されたい。以上、精密
ＭＯＳ抵抗について説明した。
【図１】ＭＯＳトランジスタにより構成された精密抵抗
の回路図である。
の回路図である。
【図２】本発明の好適な実施例の回路図である。
【図３】希望の抵抗値に一致させるために用いられる制
御回路の回路図である。
御回路の回路図である。
【図４】２個のＭＯＳ精密抵抗の縦続接続図である。
Ｍ１、Ｍ２、Ｍ７、Ｍ８ ＮＭＯＳトランジスタＭ３
、Ｍ４、Ｍ５、Ｍ６、Ｍ９、Ｍ１０ ＰＭＯＳトラン
ジスタ １０ 分流器 １１ 分圧器
、Ｍ４、Ｍ５、Ｍ６、Ｍ９、Ｍ１０ ＰＭＯＳトラン
ジスタ １０ 分流器 １１ 分圧器
Claims (3)
- 【請求項１】 第１の端子と第２の端子を有するイン
ピーダンス素子と；このインピーダンス素子の前記第１
の端子へ結合される第１のバイアス手段と；前記インピ
ーダンス素子の前記第２の端子へ結合される第２のバイ
アス手段と；を備え、前記第１のバイアス手段と前記第
２のバイアス手段は前記インピーダンス素子のインピー
ダンスを制御することを特徴とするＭＯＳ抵抗回路。 - 【請求項２】 インピーダンス素子と；このインピー
ダンス素子の第１の端子へ結合される第１のバイアス手
段と；前記インピーダンス素子の第２の端子へ結合され
る第２のバイアス手段と；前記インピーダンス素子の第
３の端子へ結合される第３のバイアス手段と；前記イン
ピーダンス素子の第４の端子へ結合される第４のバイア
ス手段と；を備え、前記第１のバイアス手段と前記第２
のバイアス手段は前記インピーダンス素子のインピーダ
ンスを制御することを特徴とするＭＯＳ抵抗回路。 - 【請求項３】 第１のインピーダンス素子および第２
のインピーダンス素子と；前記第１のインピーダンス素
子の第１の端子へ結合される第１のバイアス手段と；前
記第１のインピーダンス素子の第２の端子と前記第２の
インピーダンス素子の第１の端子へ結合される第２のバ
イアス手段と；前記第２のインピーダンス素子の第２の
端子へ結合される第３のバイアス手段と；を備え、前記
第１のバイアス手段と、前記第２のバイアス手段と、前
記第３のバイアス手段は前記第１のインピーダンス素子
と前記第２のインピーダンス素子とのインピーダンスを
制御することを特徴とするＭＯＳ抵抗回路。
Applications Claiming Priority (2)
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