JPS60194819A - チヨツパ型比較器 - Google Patents
チヨツパ型比較器Info
- Publication number
- JPS60194819A JPS60194819A JP5182284A JP5182284A JPS60194819A JP S60194819 A JPS60194819 A JP S60194819A JP 5182284 A JP5182284 A JP 5182284A JP 5182284 A JP5182284 A JP 5182284A JP S60194819 A JPS60194819 A JP S60194819A
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- JP
- Japan
- Prior art keywords
- inverter
- voltage
- gate
- transmission
- capacitor
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はチョッパ型比較器に関するものである。
第１図は従来のチョッパ型比較器の一例を示す接続図で
ある。図において（１）は被比較電圧Ｖｉｎの入力端子
、（２）は基準電圧Ｖｒｅｆ の入力端子、（３１゜（
４１はそれぞれトランスミッションゲート、＋５１はカ
ップリングコンデンサ、（６）はインバータ、（７）は
トランスミッションゲート、＋８１はインバータ、（９
）は電圧ＶＤＤの電源端子、Ｕαは出力電圧Ｖｏ ｕ
ｔ の出力端子、０υ、（６）、 （１３１、α◆、α
ｉ 、 （１＊はそれぞれクロックの入力端子である。
ある。図において（１）は被比較電圧Ｖｉｎの入力端子
、（２）は基準電圧Ｖｒｅｆ の入力端子、（３１゜（
４１はそれぞれトランスミッションゲート、＋５１はカ
ップリングコンデンサ、（６）はインバータ、（７）は
トランスミッションゲート、＋８１はインバータ、（９
）は電圧ＶＤＤの電源端子、Ｕαは出力電圧Ｖｏ ｕ
ｔ の出力端子、０υ、（６）、 （１３１、α◆、α
ｉ 、 （１＊はそれぞれクロックの入力端子である。
トランスミッションゲー） ＋３１ 、 ＋４１ 、
＋７１は０ＭＯ８（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅ
ｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ ）
で構成され、ｔｌｌｌｌ 、、（１３、α→はそれぞれ
ＰＭＯ８）ランジスタのゲートであり、（２）、α→、
◇ＱはそれぞれＮＭＯ８Ｉ−ランジスタのゲートである
。図中にφ。
＋７１は０ＭＯ８（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅ
ｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ ）
で構成され、ｔｌｌｌｌ 、、（１３、α→はそれぞれ
ＰＭＯ８）ランジスタのゲートであり、（２）、α→、
◇ＱはそれぞれＮＭＯ８Ｉ−ランジスタのゲートである
。図中にφ。
φで示す記号はゲートに加えられるクロック信号を示し
、φと７は互に位相が異り、両信号が同時に高電圧レベ
ルになることはないよう、すなわちｎｏｎ −ｏｖｅｒ
ｌａｐに整定されているとする。
、φと７は互に位相が異り、両信号が同時に高電圧レベ
ルになることはないよう、すなわちｎｏｎ −ｏｖｅｒ
ｌａｐに整定されているとする。
第２図は第１図のインバータ（６１の特性を示す特性図
であって、横軸が入力電圧、縦軸が出力電圧を表す。実
線が特性である。入力電圧が０のときはインバータ（６
）を構成する電源側のＰＭＯ８はオン状態となり接地側
のＮＭＯ８はオフ状態となるので出力電圧はほぼＶＤＤ
となり、入力電圧がＶＤＤのときはＰＭＯＳがオフ状態
、ＮＭＯ８がオン状態となるので出力電圧はほぼＯとな
る。トランスミッショＶ ’？’ −ト１７）＃ｆオン
状態のときはインバータ（６１の出力がその入力に接続
されるので、インバータ（６）の入力電圧と出力電圧と
が互に等しくなる点、すなわち、ニア２図の入力電圧０
の点から横軸に対し４５゜の角度の線と特性曲線との交
点（すなわちα点）で平衡し入力電圧も出力電圧も共に
Ｖｂａｔになる。
であって、横軸が入力電圧、縦軸が出力電圧を表す。実
線が特性である。入力電圧が０のときはインバータ（６
）を構成する電源側のＰＭＯ８はオン状態となり接地側
のＮＭＯ８はオフ状態となるので出力電圧はほぼＶＤＤ
となり、入力電圧がＶＤＤのときはＰＭＯＳがオフ状態
、ＮＭＯ８がオン状態となるので出力電圧はほぼＯとな
る。トランスミッショＶ ’？’ −ト１７）＃ｆオン
状態のときはインバータ（６１の出力がその入力に接続
されるので、インバータ（６）の入力電圧と出力電圧と
が互に等しくなる点、すなわち、ニア２図の入力電圧０
の点から横軸に対し４５゜の角度の線と特性曲線との交
点（すなわちα点）で平衡し入力電圧も出力電圧も共に
Ｖｂａｔになる。
第３図は第１図の回路におけるクロック信号φ。
７０波形を示す波形図であって、従来の装置においては
、φ、ｒのｒＬＪレベルは０ボルト、「Ｈ」レベルはＶ
ＤＤとされていた。
、φ、ｒのｒＬＪレベルは０ボルト、「Ｈ」レベルはＶ
ＤＤとされていた。
次に、第１図の回路の動作を説明する。クロック信号φ
がｒｌ（Ｊレベルにある間はトランスミッションゲート
（７）がオン状態となり、Ｎ点の電圧は第２図に示すＶ
ｂａｔ となる。その期間はトランスミッションゲート
（４）もオン状態となりコンデンサ（５）は、（Ｖｒｅ
ｆ −ＶｂａＬ）の電圧によって充電される。次にφも
「Ｌ」レベル、７も「Ｌ」レベルに保たれる期間はトラ
ンスミッションゲート１３＋ 、 ＋４１ 。
がｒｌ（Ｊレベルにある間はトランスミッションゲート
（７）がオン状態となり、Ｎ点の電圧は第２図に示すＶ
ｂａｔ となる。その期間はトランスミッションゲート
（４）もオン状態となりコンデンサ（５）は、（Ｖｒｅ
ｆ −ＶｂａＬ）の電圧によって充電される。次にφも
「Ｌ」レベル、７も「Ｌ」レベルに保たれる期間はトラ
ンスミッションゲート１３＋ 、 ＋４１ 。
（７）が共にオフ状態になっておりコンデンサ（５）は
（Ｖｒｅｆ −Ｖｂａｔ）によって充電されたままに保
たれる。その期間に続いてφだけが「五」レベルの期間
が来る。この期間ではトランスミ・ノションゲート（３
）だけがオン状態となり、電圧Ｖｉｎ７５Ｅコンデンサ
（５）の左側電極に加えられ、したがりてＮ点の電圧は
Ｖｉｎ −（Ｖｒｅｆ −Ｖｂａｔ）となる。もしＶｉ
ｎ ＝ Ｖｒｅｆであれば、Ｎ点の電圧はＶｂａｔに保
たれ、インバータ（６）の動作点は第２図のα点のまま
であるがＶｉｎ ＋ Ｖｒｅｆ の場合はＮ点の電圧は
Ｖ’ｂａｔからΔＶだけ変化する。
（Ｖｒｅｆ −Ｖｂａｔ）によって充電されたままに保
たれる。その期間に続いてφだけが「五」レベルの期間
が来る。この期間ではトランスミ・ノションゲート（３
）だけがオン状態となり、電圧Ｖｉｎ７５Ｅコンデンサ
（５）の左側電極に加えられ、したがりてＮ点の電圧は
Ｖｉｎ −（Ｖｒｅｆ −Ｖｂａｔ）となる。もしＶｉ
ｎ ＝ Ｖｒｅｆであれば、Ｎ点の電圧はＶｂａｔに保
たれ、インバータ（６）の動作点は第２図のα点のまま
であるがＶｉｎ ＋ Ｖｒｅｆ の場合はＮ点の電圧は
Ｖ’ｂａｔからΔＶだけ変化する。
であシ、ここに、ＣＣはコンデンサ（５１の容量、Ｃｇ
はインバータ（６）の入力容ｉ、ＣｆはＮ点に〃為力）
わるその他の浮遊容量である。
はインバータ（６）の入力容ｉ、ＣｆはＮ点に〃為力）
わるその他の浮遊容量である。
第２図から明らかなように、α点の近傍では入力電圧の
微小な変化が出力電圧の大きな変化をひきおこし、この
変化がインノく一夕１８）によって爽に拡大されるので １＋１− 工噌需Ｉへ開酵詰を日−釦メ箕仁１イ爾ｈ
ｋ−＋ Ｘ −従来の装置は以上のように動作し、その
クロ・ンク信号としでは第３図に示す電圧が加えられる
ので、このクロック信号によってインノく一タ（６１が
誤動作することがあるという欠点がｈりた。すなわち、
トランスミッションゲートのソースとドレインとは、ゲ
ートチャネル間容量、ゲートソース間容量、ゲートドレ
ーン間容量によってそれぞれゲートと結合しているので
クロック信号φ、φの立上り、立下り時の急峻な電圧変
化がトランスミ・ンションゲート１３１ 、 ＋４１
、 ＋７１のソースとドレインに結合してコンデンサ（
５）及びインバータ（６）の入力端子に伝達され、Ｎ点
の電圧がＶｂａｔ からシフトし、比較器としての動作
に誤動作が発生することである。
微小な変化が出力電圧の大きな変化をひきおこし、この
変化がインノく一夕１８）によって爽に拡大されるので １＋１− 工噌需Ｉへ開酵詰を日−釦メ箕仁１イ爾ｈ
ｋ−＋ Ｘ −従来の装置は以上のように動作し、その
クロ・ンク信号としでは第３図に示す電圧が加えられる
ので、このクロック信号によってインノく一タ（６１が
誤動作することがあるという欠点がｈりた。すなわち、
トランスミッションゲートのソースとドレインとは、ゲ
ートチャネル間容量、ゲートソース間容量、ゲートドレ
ーン間容量によってそれぞれゲートと結合しているので
クロック信号φ、φの立上り、立下り時の急峻な電圧変
化がトランスミ・ンションゲート１３１ 、 ＋４１
、 ＋７１のソースとドレインに結合してコンデンサ（
５）及びインバータ（６）の入力端子に伝達され、Ｎ点
の電圧がＶｂａｔ からシフトし、比較器としての動作
に誤動作が発生することである。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、この発明では、各トランスミッシ
ョンゲートの閾値電圧の絶対値を電源電圧の棒付近に設
定し、かつ、クロ・ンク信号のｒＩ（ＪレベルとｒＬＪ
レベルとの差すなわち振幅を各トランスミッションゲー
トが正常な論理動作を行うのに必要な限度で、できるだ
け小さくしたものである。
めになされたもので、この発明では、各トランスミッシ
ョンゲートの閾値電圧の絶対値を電源電圧の棒付近に設
定し、かつ、クロ・ンク信号のｒＩ（ＪレベルとｒＬＪ
レベルとの差すなわち振幅を各トランスミッションゲー
トが正常な論理動作を行うのに必要な限度で、できるだ
け小さくしたものである。
以下この発明の実施例を図面について説明する。
この発明の装置においても、回路の接続は第１図に示す
とおシでアリ、インバータ（６）の特性は第２図に示す
とおりである。ただ、この発明の装置においては、トラ
ンスミッションゲートｔ３１ 、 ＋４１ 、 ＋７１
の閾値電圧の絶対値（ＩＶＴＲＩで表す）をほぼＶＤＤ
Ｏ差にし、クロック信号φ、７の「１（」レベルをｌＶ
ＴＲ＋＋ε、「Ｌ」レベルをｌＶＴＲｌ−εとし、εの
値は各トランスミッションゲートが正常な論理動作を行
うに充分な範囲内においてできるだけ小さくしたもので
ある。
とおシでアリ、インバータ（６）の特性は第２図に示す
とおりである。ただ、この発明の装置においては、トラ
ンスミッションゲートｔ３１ 、 ＋４１ 、 ＋７１
の閾値電圧の絶対値（ＩＶＴＲＩで表す）をほぼＶＤＤ
Ｏ差にし、クロック信号φ、７の「１（」レベルをｌＶ
ＴＲ＋＋ε、「Ｌ」レベルをｌＶＴＲｌ−εとし、εの
値は各トランスミッションゲートが正常な論理動作を行
うに充分な範囲内においてできるだけ小さくしたもので
ある。
第４図はこの発明の一実施例におけるクロック信号の波
形を示す波形図でありてＩＶＴＨｌ ＝ ＶＤＤ／’２
に設定した場合を示す。すなわち、ＶＤＤ ＝ ５ Ｖ
とするとｌ ＶＴＨｌ ＝ ２，５ ＶＫ設定シ２εハ
数百ｍＶ程度に設定する。この場合も各トランスミッシ
ョンゲートｔ３１ 、１４１ 、 ＋７１のスイッチン
グ動作は正常に行われ、さきに第１図について説明した
とお＃）ＶｉｎとＶｒｅｆとの比較器として動作する。
形を示す波形図でありてＩＶＴＨｌ ＝ ＶＤＤ／’２
に設定した場合を示す。すなわち、ＶＤＤ ＝ ５ Ｖ
とするとｌ ＶＴＨｌ ＝ ２，５ ＶＫ設定シ２εハ
数百ｍＶ程度に設定する。この場合も各トランスミッシ
ョンゲートｔ３１ 、１４１ 、 ＋７１のスイッチン
グ動作は正常に行われ、さきに第１図について説明した
とお＃）ＶｉｎとＶｒｅｆとの比較器として動作する。
Ｃｐをトランスミッションゲート（７）を構成するＰＭ
Ｏ８ｌ−ランジスタのゲートチャネル間容量、ゲートソ
ース間容量及びゲートドレイン間容量の和とし、Ｃｎを
トランスミッションゲート（７１を構成するＮＭＯ８ｌ
−ランジスタのゲートチャネル間容量、ケートソース間
容量及びゲートドレイン間容量の和とし、クロック信号
φ、φの時間に対する変化ｄφ ｄｌ 率をπ、■とすれば で表わされる電流ＩＮはインバータ（６）の入力端子、
コンデンサ（５）、インバータ（８１の入力端子、イン
バータ＋６１の出力端子及びトランスミッションゲート
のソース及びドレインに接続される配線にかかわる浮遊
容量に流れる電流である。電流ＩＮが大きくなるとイン
バータ（６）の比較器としての動作が誤動作となること
が多い。
Ｏ８ｌ−ランジスタのゲートチャネル間容量、ゲートソ
ース間容量及びゲートドレイン間容量の和とし、Ｃｎを
トランスミッションゲート（７１を構成するＮＭＯ８ｌ
−ランジスタのゲートチャネル間容量、ケートソース間
容量及びゲートドレイン間容量の和とし、クロック信号
φ、φの時間に対する変化ｄφ ｄｌ 率をπ、■とすれば で表わされる電流ＩＮはインバータ（６）の入力端子、
コンデンサ（５）、インバータ（８１の入力端子、イン
バータ＋６１の出力端子及びトランスミッションゲート
のソース及びドレインに接続される配線にかかわる浮遊
容量に流れる電流である。電流ＩＮが大きくなるとイン
バータ（６）の比較器としての動作が誤動作となること
が多い。
第３図と第４図とを比較し、クロック信号φ。
φがｒＬＪレベルからｒＨＪレベルへ、ｒＨＪレベルか
らｒＬＪレベルへ変化する転移に喪する時間が同一であ
るとすれば、この時間の間に従来の装置では第３図に示
すように５Ｖだけ変化するが、この発明の装置では第４
図に示すように数百ｍＶの変化であるので、式（３）の
ＩＮ は従来の装置よシもこの発明の装置における方が
遥かに低減され、従ってインバータ（６）が誤動作する
機会が本質的に低減される。
らｒＬＪレベルへ変化する転移に喪する時間が同一であ
るとすれば、この時間の間に従来の装置では第３図に示
すように５Ｖだけ変化するが、この発明の装置では第４
図に示すように数百ｍＶの変化であるので、式（３）の
ＩＮ は従来の装置よシもこの発明の装置における方が
遥かに低減され、従ってインバータ（６）が誤動作する
機会が本質的に低減される。
なお、第１図に示す例ではトランスミッションゲー）
ｆ３＋ 、 ｆ４ｔ 、 ｌ’７１及びインバータ＋６
１ 、 ＋８１がＣＭＯＳトランジスタによシ構成され
ているとしたが、ＮＭＯ８Ｉ−ランジスタによって構成
されている場合にも同様にこの発明を適用することがで
きる。なお、第１図においてトランスミッションゲート
（７）。
ｆ３＋ 、 ｆ４ｔ 、 ｌ’７１及びインバータ＋６
１ 、 ＋８１がＣＭＯＳトランジスタによシ構成され
ているとしたが、ＮＭＯ８Ｉ−ランジスタによって構成
されている場合にも同様にこの発明を適用することがで
きる。なお、第１図においてトランスミッションゲート
（７）。
＋４１ 、 ＋３１をそれぞれ第１．第２．第３のトラ
ンスミッションゲートということにする。
ンスミッションゲートということにする。
以上のようにこの発明によれば、チョッパ型比較器にお
いて各トランスミッションゲートの閾値電圧の絶対値を
電源電圧のμ付近に設定し、がっ、クロック信号の振幅
を、トランスミッションゲートが正常な論理動作を行う
に十分な限度において、なるべく小さくシタので、トラ
ンスミッションゲートを介して、クロック信号の急峻な
電位変化がインバータ（６１の入力端子及びコンデンサ
に伝達されインバータが誤動作するという欠点を防止す
ることができる。
いて各トランスミッションゲートの閾値電圧の絶対値を
電源電圧のμ付近に設定し、がっ、クロック信号の振幅
を、トランスミッションゲートが正常な論理動作を行う
に十分な限度において、なるべく小さくシタので、トラ
ンスミッションゲートを介して、クロック信号の急峻な
電位変化がインバータ（６１の入力端子及びコンデンサ
に伝達されインバータが誤動作するという欠点を防止す
ることができる。
第１図はチョッパ型比較器の構成を示す接続図、第２図
は第１図のインバータの動作特性を示す特性図、第３図
は従来の装置におけるクロック信号波形を示す波形図、
第４図はこの発明におけるクロック信号波形を示す波形
図である。 （１）・・・被比較電圧入力端子、＋２１・・・基準電
圧入力端子、＋３１ 、 ＋４１ 、 ＋７１・・・そ
れぞれトランスミッションゲート、１６＋ 、 ＋８１
・・・それぞれインバータ、旧）、α尋、αＱ・・・そ
れぞれクロック信号φの入力端子、（Ａｌｌ 、 ｕ３
＋ 。 （至）・・・それぞれクロック信号■の入力端子である
。 第１図 第２図 入力電圧 第３図− 第４図 ＤＤ
は第１図のインバータの動作特性を示す特性図、第３図
は従来の装置におけるクロック信号波形を示す波形図、
第４図はこの発明におけるクロック信号波形を示す波形
図である。 （１）・・・被比較電圧入力端子、＋２１・・・基準電
圧入力端子、＋３１ 、 ＋４１ 、 ＋７１・・・そ
れぞれトランスミッションゲート、１６＋ 、 ＋８１
・・・それぞれインバータ、旧）、α尋、αＱ・・・そ
れぞれクロック信号φの入力端子、（Ａｌｌ 、 ｕ３
＋ 。 （至）・・・それぞれクロック信号■の入力端子である
。 第１図 第２図 入力電圧 第３図− 第４図 ＤＤ
Claims (2)
- （１）インバータの出力を第１のトランスミッションゲ
ートを介して上記インバータの入力に帰還することによ
って上記インバータの入力点の電位を所定値に保った状
態において、上記インバータの入力点に１方の電極が接
続されるコンデンサの他方の電極に第２のトランスミッ
ションゲートを介して基準電圧を加えた後、上記第１及
び第２のトランスミッションゲートをオフ状態にして第
３のトランスミッションゲートを介して上記コンデンサ
の上記他方の電極に被比較電圧を加えるチョッパ型比較
器において、 上記第１、第２、第３のトランスミッションゲートの閾
値電圧の絶対値を上記インバータの電源電圧の捧付近に
設定し、上記オニ５第２、第３のトランスミッションゲ
ートの状態制御のため、これらトランスミッションゲー
トのゲート電極には上記閾値電圧を中心とし、トランス
ミッションゲートの正常な論理動作に支障のない限度に
おいてできるだけ小さな振幅を有するクロック電圧を加
えることを特徴とするチョッパ型比較器。 - （２）前記第１、第２、第３のトランスミッションゲー
ト及び前記インバータは０ＭＯ８によシ構成されること
を特徴とする特許請求の範囲第１項記載のチョッパ型比
較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5182284A JPS60194819A (ja) | 1984-03-17 | 1984-03-17 | チヨツパ型比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5182284A JPS60194819A (ja) | 1984-03-17 | 1984-03-17 | チヨツパ型比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60194819A true JPS60194819A (ja) | 1985-10-03 |
Family
ID=12897581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5182284A Pending JPS60194819A (ja) | 1984-03-17 | 1984-03-17 | チヨツパ型比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60194819A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62274814A (ja) * | 1986-05-22 | 1987-11-28 | Sony Corp | チヨツパ型コンパレ−タ |
| JPH0493774A (ja) * | 1990-08-10 | 1992-03-26 | Nec Ic Microcomput Syst Ltd | チョッパ型コンパレータ |
| JP2015167361A (ja) * | 2002-12-25 | 2015-09-24 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57202118A (en) * | 1981-06-08 | 1982-12-10 | Nippon Denso Co Ltd | Chopper type mos comparator |
| JPS5875922A (ja) * | 1981-10-30 | 1983-05-07 | Toshiba Corp | 半導体スイツチ回路 |
| JPS5894232A (ja) * | 1981-11-30 | 1983-06-04 | Toshiba Corp | 半導体アナログスイッチ回路 |
-
1984
- 1984-03-17 JP JP5182284A patent/JPS60194819A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57202118A (en) * | 1981-06-08 | 1982-12-10 | Nippon Denso Co Ltd | Chopper type mos comparator |
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62274814A (ja) * | 1986-05-22 | 1987-11-28 | Sony Corp | チヨツパ型コンパレ−タ |
| JPH0493774A (ja) * | 1990-08-10 | 1992-03-26 | Nec Ic Microcomput Syst Ltd | チョッパ型コンパレータ |
| JP2015167361A (ja) * | 2002-12-25 | 2015-09-24 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
| US9368526B2 (en) | 2002-12-25 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Digital circuit having correcting circuit and electronic apparatus thereof |
| US9741749B2 (en) | 2002-12-25 | 2017-08-22 | Semiconductor Energy Laboratory Co., Ltd. | Digital circuit having correcting circuit and electronic apparatus thereof |
| JP2018042259A (ja) * | 2002-12-25 | 2018-03-15 | 株式会社半導体エネルギー研究所 | デジタル回路 |
| US10535684B2 (en) | 2002-12-25 | 2020-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Digital circuit having correcting circuit and electronic apparatus thereof |
| US11139323B2 (en) | 2002-12-25 | 2021-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Digital circuit having correcting circuit and electronic apparatus thereof |
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