KR980012401A

KR980012401A - 반도체 장치

Info

Publication number: KR980012401A
Application number: KR1019970034963A
Authority: KR
Inventors: 요코 호리구치
Original assignee: 가네코 히사시; 닛폰 덴키 주식회사
Priority date: 1996-07-25
Filing date: 1997-07-25
Publication date: 1998-04-30
Also published as: US5932914A; JP3161508B2; KR100236138B1; JPH1041469A; TW388118B

Abstract

본 발명은 높은 정전 파괴 저항, 높은 래치업 저항, 및 우수한 보호 능력을 가지고 있고, 보호용 소자의 부근에 어떠한 쓸모없는 공간도 가지고 있지 않은 정전 파괴 보호 장치를 제공한다. 본 발명의 구성은 다음과 같다. 1/0 단자는 p형 확산층(103a)과 n형 확산층 (102b)을 구비하고 있는 보호용 다이오드, 및 n형 확산층(102b, 102c)과 p형 우물(113)을 구비하고 있는 NPN 보호용 바이폴라 트랜지스터에 접속되어 있고, 그리고 입력 저항기(114)를 통해 n형 확산층(102c, 102d)과 게이트 전극(105)을 구비하고 있는 보호용 NMOSFET에 접속되어 있다. 이들 보호용 소자는 n형 매몰 확산층(111)과 n형 우물(112)에 의해 내부 회로용 기판으로부터 분리되어 있는 p형 우물(113)상에 형성되어 있다. 보호될 상기 내부 회로는 보호용 NMOSFET의 드레인(102d)에 접속되어 있다.

Description

반도체 장치

본 발명은 반도체 장치에 관한 것으로, 특히 반도체 집적 회로의 정전 파괴 보호 장치에 관한 것이다. 도 3에는 반도체 집적 회로의 정전 파괴 보호 장치의 회로도가 도시되어 있고, 도 4에는 그 배치도가 도시되어 있으며, 도 5에는 도 4의 라인 b-b 단면도가 도시되어 있다. 도 4 및 도 5에서, 보호용 다이오드는 p형 반도체 기판(401)상에 p형 확산층(403)과 n형 확산층(402a)을 구비하고 있는 PN 다이오드이다. 상기 p형 확산층(403)은 알루미늄 배선(409a)을 통해 접지 배선에 접속되어 있고, 상기 n형 확산층(402a)은 알루미늄 배선(410a)을 통해 I/O 단자(415)에 접속되어 있다. 참조 부호 408은 층간 절연막이고, 참조 부호 416은 전기 저촉이다. 보호용 바이폴라 트랜지스터는 베이스로서의 p형 반도체 기판(401), 컬렉터로서의 n형 확산층(402a), 및 이미터로서의 n형 확산층(402b)을 구비하고 있는 NPN 바이폴라 트랜지스터이다. 이 트랜지스터의 컬렉터 영역인 n형 확산층(402a)은 알루미늄 배선(410a)을 통해 I/O 단자(415)에 접속되어 있고, 이미터 영역인 n형 확산층(402b)은 알루미늄 배선(409b)을 통해 상기 접지 배선에 접속되어 있다. 보호용NMOSFET는 p형 반도체 기판(401)상에 N형 확산층(402c, 402d)과 게이트 전극(405)을 구비하고 있는 n형 LDDMOSFET이다. 이 트랜지스터의 소오스 영역인 n형 확산층(402c)과 게이트 전극(405)은 알루미늄 배선(409c)을 통해 접지 배선에 접속되어 있다. 또한, 드레인 영역인 n형 확산층(402d)은 알루미늄 배선(410b), 입력 저항기(414), 및 알루미늄 배선(410c)을 통해 상기 I/O 단자(415)에 접속되어 있다. 참조 부호 406은 게이트 산화막이고, 참조 부호 407은 측벽 절연막이다. 또한, 참조 부호 404는 필드 산화막이다. 도 3의 회로도에서, 정전 펄스와 같은 전압이 I/O 단자(315)에 인가되는 경우에, 그리고 전류가 입력 저항기(314)를 통해 내부 회로내로 흐를 때, 이 내부 회로가 파괴될 우려가 있다. 그러므로, 포지티브 인가시에는, 방전 경로가 보호용 바이폴라 트랜지스터(318)와 보호용 NMOSFET(319)에 의해 형성되며, 네가티브 인가시에는 상기 방전 경로가 보호용 다이오드(317)에 의해 형성된다. 따라서, 상기 전압이 인가되면, 이들 보호용 소자는 도통 상태가 되며, 이에따라 상기 내부 회로를 보호하기 위해 상기 전압이 클램프된다. 즉, 접지 단자에 대해 포지티브인 전압 펄스가 상기 I/O 단자에 인가되는 경우에는, 상기 보호용 NMOSFET 드레인 확산층(402d)의 전압과 상기 보호용 바이폴라 트랜지스터의 컬렉터 영역인 상기 n형 확산층(402a)의 전압이 먼저 상승한다. 이때, 상기 드레인과 상기 기판사이에서의 애벌런치 파괴의 파괴 전압(Vbd)은 상기 컬렉터와 상기 기판간의 Vbd보다 작은데. 이는 드레인, 게이트 및 기판을 구비하고 있는 게이트 제어 다이오드(GCD)의 기능 때문이며, 따라서, 상기 드레인과 상기 기판사이에서 애벌런치가 발생하고 이 애벌런치의 부근의 기판 전위가 상승한다. 이때, 순방향 바이어스가 상기 소오스와 상기 기판 사이에 인가되며, 이에다라 NMOSFET의 드레인, 기판 및 소오스를 구비하고 있는 기생 바이폴라가 동작하여 상기 드레인과 상기 소오스간의 전압이 저하된 후에 고정(Vsbmos)되게 되며, 이에따라 상기 내부 회로가 보호되게 된다. 과전압이 높고 상기 단자의 전압 상승이 지속되면, 상기 바이폴라가 상기 보호용 바이폴라 트랜지스터의 컬렉터와 이미 터사이에서 동작하고, 상기 전압은 저하된다(Vsbbip)은 상기 MOSFET의 클램프 전압(Vsbmos)보다 낮으며 (Vsbbip＜Vsbmos), 방전 전류의 대부분은 상기 바이폴라 트랜지스터를 통해 흐르고, 이에따라 상기 보호용 NMOSFET는 파괴되지 않는다. 상기 접지 단자에 대해 네가티브인 전압 펄스가 상기 I/O 단자에 인가되는 경우에, 상기 보호용 다이오드에 의해 상기 전류는 순방향으로 흐를 수 있고, 이에 따라 상기 내부 회로가 보호된다. 하지만, 상기 종래예에서, 상기 전압이 상기 I/O 단자에 인가되면, 상기 보호용 소자로부터 발생된 전자가 상기 기판을 통해 내부 소자측으로 확산되며, 이에따라 이들 전자는 상기 내부 회로에서 상기 MOSFET의 게이트 산화막내로 주입되며, 따라서 특성의 변화가 일어나고 최악의 경우에는 상기 MOSFET가 파괴된다. 또한, 서로 밀접해 있는 상기 내부 회로의 p 채널형 트랜지스터와 n 채널형 트랜지스터 사이에서, 상기 보호용 소자의 동작으로 인한 상기 기판의 전위 상승에 의해 래치업(latch up)이 생길 수 있다. 이러한 불편함을 피하기 위해서는, 상기 보호용 소자와 상기 내부 소자간에 넓은 간격을 확보할 필요가 있으며, 그리고 이러한 구성은 쓸모없는 영역을 필요로하게 되는 문제점을 일으킨다. 상기 보호용 회로와 상기 내부 회로간의 상호작용에 의해 생긴 앞서 언급한 단점을 방지하기 위해, 분리층을 상기 보호용 회로와 상기 내부회로사이에 배열하는 기술은 다음과 같은 두가지 사항을 공개하고 있지만, 이들 기술은 단점을 가지고 있다. 일본 특히 출원 공개 제 58657/1985호에 공개된 기술은 기판으로부터 보호용 소자인 다이오드를 분리하는 바이폴라 제조 기술을 이용하며, 이에따라 상기 내부회로의 영향이 차단될 수 있다. 하지만, 상기 보호용 소자는 다이오드만을 구비하고 있으며, 이에따라 클램프 성능이 열악해지고, 넓은 면적이 부당하게 필요하게 된다. 일본 특허 출원 공개 제 241251/1985호에 공개되어 있는 기술도 이와 유사하게 상기 바이폴라 제조 기술을 이용하고 있지만, 이 기술에서, 내부 바이폴라 소자와 동시에 형성되어 있는 바이폴라 소자가 상기 보호용 소자로서 사용된다. 따라서, 상기 기술은 서지 전압에 대한 상기 보호용 소자의 파괴 저항을 자체를 크게 저하시킨다. 또한, 도 3 내지 도 5에 도시되어 있는 상기 종래예는 다음과 같은 문제점도 가지고 있다. 상기 보호용 바이폴라 트랜지스터에서, 그 클램프 전류 경로의 임피던스는 가능한 한 크게 저하될 필요가 있으며, 따라서, 상기 보호용 바이폴라 트랜지스터는 본딩 패드의 부근에 배열되어 있다. 따라서, 이 영역은 상기 보호용 바이폴라 트랜지스터에 의해 점유된다. 그러므로, 상기 보호용 NMOSFET는 배치상의 상기 보호용 바이폴라 트랜지스터로부터 약간 떨어지도록 배열되어 있다. 이와같이, 상기 보호용 NMOSFET와 상기 보호용 바이폴라 트랜지스터의 위치 관계, 즉 배열은 칩배치에 따라 좌우되며, 이에따라 상기 보호용 바이폴라 트랜지스터의 동작은 때때로 기대하는 것처럼 동작하지는 않는다. 또한, 상기 종례에는 상기 보호용 바이폴라 트랜지스터의 동작이 상기 칩 배치의 인자 뿐만 아니라, 특성, 즉 상기 반도체 기판의 불순물 농도와 결함 분포에 의해 영향을 받는다.

본 발명의 목적은 앞서 언급한 문제점을 해결할 수 있고, 높은 정전 파괴 저항, 높은 래치업 저항, 및 우수한 보호능력을 가지고 있으며, 그리고 보호용 소자의 부근에 쓸모없는 공간을 가지고 있지 않은 정전 파괴 보호장치를 제공하는데 있다.

제1도는 본 발명에 따른 정전 파괴 보호 장치의 배치도.

제2도는 본 발명에 따른 정전 파괴 보호 장치의 단면도(도 1의 라인 a-a 절단면도).

제3도는 본 발명 또는 종래의 정전 파괴 보호 장치의 회로도.

제4도는 종래 정전 파괴 보호 장치의 배치도.

제5도는 종래 정전 파괴 보호 장치의 단면도.

* 도면의 주요부분에 대한 부호의 설명

101, 401 : p형 반도체 기판, 102a - 102d,

402a - 402d : n형 확산층, 103, 103′, 403 : p형 확산층,

104, 404 : 필드산화막, 105, 405 : 게이트 전극,

106, 406 : 게이트 산화막

본 발명은 상기 목적을 달성하기 위한 의도로 심도있게 연구되어 왔으며, 그 결과 이제 본 발명이 완성된 것이다. 본 발명의 제1측면은 제1전도형 반도체 기판상에, 제2전도형 매몰 확산층, 하부가 상기 매몰 확산층의 상부와 접속되고 있고 환상(circular shape)으로 형성되어 있는 제2전도형 우물내측에 고립되어 있는 제1전도형 우물을 구비하고 있고; 상기 제1전도형 우물상에, 보호될 내부 회로에 접속되어 있는 드레인으로서 입력 저항기를 통해 금속 단자에 접속되어 있는 제1의 제2전도형 확산층, 소오스로서 제1기준 전위에 접속되어 있는 제2의 제2전도형 확산층, 및 상기 제1기준 전위에 접속되어 있는 게이트 전극, 이미터로서 제2의 제2전도형 확산층, 컬렉터로서 상기 제2의 제2전도형 확산층에 대향되어 형성되어 있는 금속 단자에 접속되어 있는 제3의 제2전도형 확산층, 및 베이스로서 제1전도형의 고립된 우물을 구비하고 있는 반도체 장치에 관한 것이다. 본 발명의 제2측면은 본 발명의 제1측면에 따른 상기 반도체 장치에 관한 것으로, 이대 제1, 제2 및 제3의 제2전도형 확산층을 둘러싸고 있는 제1전도형 확산층이 상기 제1전도형 우물상에 형성되어 있고; 그 일부분이 상기 제3의 제2전도형 확산층에 대향되어 있고, 이들 사이에 원하는 공간이 존재하며; 그 대향 부분에는 다이오드가 형성되어 있다. 본 발명의 제1 및 제2측면에서, 상기 제2전도형 우물은 제2기준 전위에 접속될 수도 있다. 따라서, 과전압이 제2기준 전위 단자와 I/O 단자 사이에 인가되는 경우에는, 제3의 제2전도형 확산층의 NPN 바이폴라 트랜지스터, 제1전도형 우물과 제2전도형 매몰 확산층은 정전 파괴 저항이 개선될 수 있도록 동작한다. 본 발명의 제2측면에서, 상기 제1전도형 확산층은 상기 제1기준 전위에 접속될 수도 있다. 따라서, 상기 제1전도 우물의 전위가 고정되며, 이에따라 사용시에 상기 MOSFET 또는 바이폴라 트랜지스터의 누설이 방지될 수 있다. 본 발명에 따라, 상기 보호용 소자로부터 상기 내부 소자측으로 발생된 전자의 확산은 패턴 영역의 어떠한 증가없이도 완전하게 방지될 수 있고, 또한, 상기 보호용 소자는 보다 용이하게 동작할 수 있다. 따라서, 높은 정전 파괴 저항, 높은 래치업 저항 및 우수한 보호 능력을 가지고 있고 그리고 상기 보호용 소자의 부근에 어떠한 쓸모없는 공간도 가지고 있지 않은 정전 파괴 보호 장치가 제공될 수 있다.

(바람직한실시예의 상세한 설명)

도 3에 도시된 바와같이, I/O 단자(315)가 보호용 다이오드(317), 보호용 바이폴라 트랜지스터(318) 및 보호용NMOSFET(319)에 접속되어 있다. 본 발명에서, 이들 소자는 도 1 및 도 2에 도시된 바와같이, n형 우물(112)과 n형 매몰 확산층(111)에 의해 p형 반도체 기판(101)으로부터 분리된 p형 우물(113)의 표면에 형성되어 있다. 상기 n형 우물(112)과 상기 n형 매몰 확산층(111)은 n+ 확산층(102a)에 접속되어 있는 배선의 사용에 의해 전원 전위를 가지고 있다. 상기 보호용 다이오드는 p형 확산층(103)과 n형 확산층(102b)을 구비하고 있는 pn다이오드이다. 상기 p형 확산층(103)은 알루미늄 배선(109a)을 통해 접지 배선에 접속되어 있다. 상기 n형 확산층(102b)은 알루미늄 배선(109a)을 통해 I/O 단자(115)에 접속되어 있다. 또한, 도 1의 p형 확산층 (103')은 n형 확산층(102b)에 대한 간격과 접촉 필드 간격을 조절하기 위해 설치되어 있다. 참조 부호 108은 층간 절연막이고, 참조 부호 116은 전기 접촉이다. 보호용 바이폴라 트랜지스터는 베이스로서의 p형 우물(113), 컬렉터로서의 n형 확산층(102b) 및 이미터로서의 n형 확산층(102c)을 구비하고 있는 NPN 바이폴라 트랜지스터이다. 이 트랜지스터의 컬렉터 영역인 n형 확산층(102b)은 알루미늄 배선(110a)을 통해 상기 I/O 단자(115)에 접속되어 있다. 또한, 상기 이미터 영역인 상기 n형 확산층(102c)은 알루미늄 배선(109a)을 통해 접지 배선에 접속되어 있다. 또한 상기 보호용 NMOSFET는 상기 p형 우물(113)의 표면에 형성되어 있는 n형 확산층(102c, 102d), 게이트 전극(105) 등을 구비하고 있는 n형 LDDMOSFET이다. 이 트랜지스터의 소오스 영역인 상기 n형 확산층(102c)은 알루미늄 배선(109a)을 통해 상기 접지 배선에 접속되어 있다. 또한, 드레인 영역인 상기 n형 확산층(102d)은 알루미늄 배선(110b), 입력 저항기(114), 및 알루미늄 배선(110c)을 통해 상기 I/O 단자(115)에 접속되어 있다. 상기 게이트 전극(105)은 상기 알루미늄 배선(109a)을 통해 상기 접지 배선에 접속되어 있다. 참조 부호 106은 게이트 산화막이고, 참조 부호 107은 측벽 절연막이며, 참조 부호 104는 필드 산화막이다.

이 실시예에서, 상기 보호용 소자의 동작시에 생성되어 상기 기판내로 주입되는 전자는 모두 n형 매몰 확산층에 의해 흡수되며, 이에따라 상기 내부 소자내로의 전자 확산이 완전히 방지될 수 있다. 이에따라, 종래 보호용 소자에서 주입된 전자에 의해 상기 내부 회로의 MOSFET가 손상 또는 파괴되는 문제가 해결될 수 있다. 또한, 상기 보호용 소자가 형성되어 있는 상기 p형 우물(기판)이 상기 내부 회로가 형성되어 있는 상기 p형 우물(기판)로부터 분리되어 있으므로, 상기 내부 회로가 형성되어 잇는 상기 기판의 전위는 상기 고립된 우물의 전위가 상기 보호용 소자의 동작시에 양호하게 상승하더라도 변동되지 않는다. 그러므로, 상기 보호용 소자의 동작에 의해 야기된 래치업은 더 이상 발생되지 않으며, 상기 보호용 소자와 상기 내부회로간의 간격이 종래 경우에 비해 단축될 수 있다. 따라서, 쓸모없는 공간이 절감될 수 있다. 또한, 본 발명에서, 상기 보호용 소자(보호용 다이오드, 보호용 바이폴라 트랜지스터, 및 보호용 NMOSFET)는 모두 상기 n형 우물과 상기 n형 매몰 확산층에 의해 고립되어 있는 p형 우물내에 형성되어 있으므로, 그리고 보호용 NMOSFET와 상기 보호용 바이폴라 트랜지스터가 서로 인접해 있으므로, 상기 보호용 바이폴라 트랜지스터는 종래보다 용이하게 동작을 시작할 수 있다. 즉, 포지티브 전압이 단자에 인가된 경우에는, 상기 종래예에서 설명한 바와 같이, 보호용 NMOSFET가 먼저 동작한다. 이때, 상기 p형 우물은 고립되어 상기 바이폴라 트랜지스터에 인접해 있으며, 따라서 상기 바이폴라 트랜지스터의 부근의 전위도 또한 상기 동작을 개시시키기에 충분한 정도까지 상승한다. 그러므로, 보호용 NMOSFET와 보호용 바이폴라 트랜지스터는 정전 펄스를 방전시키기 위해 실질적으로 동시에 동작하며, 이에따라 보호 능력이 종래 경우보다 높아진다. 또한, 본 발명에서, 보호용 NMOSFET의 소오스와 보호용 바이폴라 트랜지스터의 이미터의 경우에는 n형 확산층(102c)이 사용되며, 이에따라 이들 보호용 소자의 영역은 종래의 경우에 비해 줄어들 수 있다.

Claims

제2전도형 매몰 확산층, 이 매몰 확산층의 상부에 하부가 접촉되어 있고 그리고 환상으로 형성되어 있는 제2전도형 우물, 및 이 제2전도형 우물의 내측에 고립되어 있는 제1전도형 우물을 제1전도형 반도체 기판상에 구비하고 있고; 보호될 내부 회로에 접속되어 있는 드레인으로서 입력 저항기를 통해 금속 단자에 접속되어 있는 제1의 제2전도형 확산층; 소오스로서 제1기준 전위에 접속되어 있는 제2의 제2전도형 확산층, 및 상기 제1기준 전위에 접속되어 있는 게이트 전극을 가지고 있는 MOSFET; 및 이미터로서의 제2의 제2전도형 확산층, 컬렉터로서 상기 제2의 제2전도형 확산층에 대향하여 형성된 금속 단자에 접속되어 있는 제3의 제2전도형 확산층, 및 베이스로서의 제1전도형 고립 우물을 가지고 있는 바이폴라 트랜지스터를 제1전도형 우물상에 구비하고 있는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 제1, 제2 및 제3의 제2전도형 확산층을 둘러싸고 있는 제1전도형 확산층은 상기 제1전도형 우물상에 형성되어 있고; 그 일부는 상기 제3의 제2전도형 확산층에 대향되어 있으며, 이때 이들 사이에 원하는 공간이 형성되어 있고; 그 대향부에 다이오드가 형성되어 있는 것을 특징으로 하는 반도체 장치.
제1항 또는 제2항에 있어서, 상기 제2전도형 우물은 제2기준 전위에 접속되어 있는 것을 특징으로 하는 반도체 장치.
제2항에 있어서, 상기 제1전도형 확산층은 상기 제1기준 전위에 접속되어 있는 것을 특징으로 하는 반도체 장치.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.