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KR100494143B1 - 반도체장치의 필드트랜지스터 구조 - Google Patents

반도체장치의 필드트랜지스터 구조 Download PDF

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KR100494143B1
KR100494143B1 KR1019970082528A KR19970082528A KR100494143B1 KR 100494143 B1 KR100494143 B1 KR 100494143B1 KR 1019970082528 A KR1019970082528 A KR 1019970082528A KR 19970082528 A KR19970082528 A KR 19970082528A KR 100494143 B1 KR100494143 B1 KR 100494143B1
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Abstract

본 발명은 정전기방지회로에서 필드트랜지스터의 항복전압을 높이고 전류밀도를 낮추어 소자의 손상을 방지할 수 있도록 한 반도체장치의 필드트랜지스터 구조에 관한 것으로, 낮은 농도로 도핑된 제1웰에 다수캐리어가 도핑된 불순물확산영역과 소자분리막이 형성되는 필드트랜지스터 구조에 있어서, 다수캐리어가 도핑된 불순물확산영역과 소자분리막 하부에 다수캐리어로 도핑된 채널정지층 사이에 불순물확산영역에 도핑된 이온이 낮은 농도로 도핑되어 형성되는 제2웰을 더 포함하여 이루어져 항복전압이 제2웰의 전부위에 걸려 전류밀도를 낮게 하도록 하는 것을 특징으로 한다.

Description

반도체장치의 필드트랜지스터 구조
본 발명은 반도체장치의 필드트랜지스터 구조에 관한 것으로서, 보다 상세하게는 정전기방지회로에서 필드트랜지스터의 항복전압을 높이고 전류밀도를 낮추어 소자의 손상을 방지할 수 있도록 한 반도체장치의 필드트랜지스터 구조에 관한 것이다.
반도체소자의 경우 정전기(Electro Static Charge; ESD)에 의하여 손상을 입게되는데 이는 사람에 의해 발생되는 약 -2,000V의 정전기나, 기계에 의해 발생되는 약 -250V의 정전기에 의해 설명되고 있다.
일반적으로 로직칩의 경우 많은 패드가 필요하기 때문에 이로 인하여 정전기의 보호회로의 크기는 한계를 가지며 보통 패드에 제한된 디자인의 형태를 가진다. 이 때문에 로직칩에서의 정전기회로의 구성은 보통 폴리게이트를 이용한 능동트랜지스터의 형태로 구성되어 있다.
도1은 일반적인 로직칩에서 사용되는 데이터 입출력핀에서 사용되는 정전기방지회로의 대표적인 회로도이다.
도1에 도시된 바와 같이 내부회로(15)와 연결된 패드(10)사이에 게이트와 드레인이 전원전압(Vcc)에 연결되고 소오스가 패드(10)에 연결된 PMOSFET(Q1)와, 게이트와 소오스가 접지(Vss)와 연결되고 드레인이 패드(10)에 연결된 NMOSFET(Q2)와, 게이트와 드레인이 패드(10)에 연결되고 소오스가 접지(Vss)에 연결된 필드 트랜지스터(20)로 이루어진다.
정상동작시에는 PMOSFET(Q1)와 NMOSFET(Q2)는 오프되어 데이터의 입출력시 영향을 주지 않지만 패드(10)를 통해 정전기가 유입될 경우에는 전원전압(Vcc)과 접지(Vss)는 모두 접지전위를 가지고 있기 때문에 (+)의 정전기가 유입될 경우에는 PMOSFET(Q1)가 온되어 유입된 정전기는 접지로 흘러가게 되며 (-)의 정전기가 유입될 경우에는 NMOSFET(Q2)가 온되어 유입된 정전기는 접지로 흘러가게 되어 내부회로를 보호하게 된다.
그리고 필드 트랜지스터(20)를 이용하여 패드(10)를 통해 높은 전압이 인가될 경우 필드 트랜지스터(20)의 펀치스루효과로 인해 유입된 정전기는 모두 접지로 분산시킬 수 있게 된다.
도2는 도1의 반도체장치의 정전기방지회로의 필드 트랜지스터 구조를 나타낸 단면도이다.
도2에 도시된 바와 같이 반도체기판(31)에 형성된 P-Well(32)과, P-Well(32)에 소자간의 분리를 위해 형성된 소자분리막(33)과, 소자분리막(33) 하부에 채널정지를 위해 p+가 이온주입된 채널정지층(36)과, 소자분리막(33) 양쪽으로 n+ 불순물이 확산된 불순물확산영역(34)과, 소자분리막(34) 상부에 형성된 메탈라인(35)으로 이루어진다.
그리고 메탈라인(35)과 불순물확산영역(34)의 일측과 서로 연결되어 정전기 유입단인 패드(10)에 연결되고 불순물확산영역(34)의 타측은 접지(Vss)와 연결된다.
도2에서와 같이 형성된 필드트랜지스터의 작동을 설명하면 다음과 같다.
정전기가 패드(10)로부터 유입되면 소자분리막(33) 하부의 n+ 불순물확산영역(34)과 채널정지층(36)의 p+경계에 정전기 스트레스가 가해져 'A'부분과 같이 취약한 부분이 손상된다.
일반적인 동작시 패드(10)를 통해 정전기가 가해지면 n+ 불순물확산영역(34)과 채널정지층(36)의 p+사이에 항복현상이 발생하여 전류(I)가 흘러 채널정지층(36)의 p+에 전압이 높아지고 p+와 n+ 사이의 순방향 접합에 의해 접지(Vss)로 방전된다.
이때 소자분리막(33) 하부의 농도가 높은 n+와 p+ 접합이 공핍층이 얇아 항복전압이 낮아지므로 방전전류(I)의 패스가 좁은 면적으로 형성되어 전류밀도가 높아지고 열의 발생으로 소자가 손상된다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 다수캐리어가 도핑된 불순물확산영역과 소자분리막 하부에 다수캐리어로 도핑된 채널정지층 사이에 불순물확산영역에 도핑된 이온이 낮은 농도로 도핑된 웰을 형성하여 공핍층이 두껍게 형성되도록 한 반도체장치의 필드트랜지스터 구조를 제공함에 있다.
상기와 같은 목적을 실현하기 위한 본 발명은 낮은 농도로 도핑된 제1웰에 다수캐리어가 도핑된 불순물확산영역과 소자분리막이 형성되는 필드트랜지스터 구조에 있어서, 다수캐리어가 도핑된 불순물확산영역과 소자분리막 하부에 다수캐리어로 도핑된 채널정지층 사이에 불순물확산영역에 도핑된 이온이 낮은 농도로 도핑되어 형성되는 제2웰을 더 포함하여 이루어진다.
상기와 같이 이루어진 필드트랜지스터는 정전기 스트레스가 가해지면 불순물확산영역을 통해 웰에 고전압이 가해져 웰과 채널정지층사이에 항복효과가 발생되어 전류가 흐를 때 웰의 전부위에 항복전압이 동일하여 방전전류가 분산되어 흐르게 되어 전류밀도가 낮아지게 된다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도3은 본 발명에 따른 실시예로서 정전기방지회로에 사용되는 필드트랜지스터의 구조를 나타낸 단면도이다.
도3에 도시된 바와 같이 반도체기판(31)에 P-Well(32)이 형성되고, P-Well(32)에 소자간의 분리를 위해 소자분리막(33)이 형성된다. 그리고 소자분리막(33) 하부에 소자분리특성을 향상시키기 위해 높은 농도의 p+이 이온주입된 채널정지층(36)이 형성된다. 또한 소자분리막(33) 양쪽으로 n+ 불순물이 확산된 불순물확산영역(34)이 형성된다. 그리고 불순물확산영역(34)의 일측과 채널정지층(36) 사이에 N-Well(40)이 형성되며, 소자분리막(33) 상부에 메탈라인(35)이 형성되어 메탈라인(35)과 불순물확산영역(34)의 일측과 연결되어 정전기 유입단인 패드에(10) 연결된다. 그리고 불순물확산영역(34)의 타측은 접지(Vss)와 연결된다.
상기와 같이 이루어진 필드트랜지스터의 작동을 설명하면 다음과 같다.
패드(10)를 통해 정전기가 유입될 경우 정정기 스트레스가 n+ 불순물확산영역을 통해 N-Well(40)에 고전압이 가해져 N-Well(40)과 p+인 채널정지층(36)사이에 항복효과가 발생하여 채널정지층(36)인 p+에서 불순물확산영역(34)인 n+로 흐르는 순방향 다이오드가 만들어져 유입된 전류가 화살표를 방향으로 흘러 접지(Vss)로 분산된다.
이때 N-Well(40)과 채널정지층(36)인 p+사이의 항복전압이 높아져 N-Well(40)의 전부위에 항복전압이 동일하게 분산되어 N-Well(40)의 경계면을 통과하게 됨으로서 전류패스의 전류밀도가 낮아지게 된다.
상기한 바와 같이 본 발명은 정전기가 유입되는 불순물확산영역사이에 웰을 형성하여 항복전압이 웰의 전부위에 걸리도록 함으로서 전류패스의 전류밀도를 낮게 할 수 있어 열화에 의한 소자의 손상을 방지할 수 있다는 이점이 있다.
도1은 일반적인 필드트랜지스터를 사용한 정전기방지회로를 나타낸 회로도이다.
도2는 일반적으로 정전기방지회로에 사용되는 필드트랜지스터의 구조를 나타낸 단면도이다.
도3은 본 발명에 의한 반도체장치의 필드트랜지스터 구조를 나타낸 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 패드 15 : 내부회로
20 : 필드트랜지스터 31 : 기판
32 : P-Well 33 : 소자분리막
34 : 불순물확산영역 35 : 메탈라인
36 채널정지층 40 : N-Well

Claims (3)

  1. 낮은 농도로 도핑된 제1웰에 다수캐리어가 도핑된 불순물확산영역과 소자분리막이 형성되는 필드트랜지스터 구조에 있어서,
    다수캐리어가 도핑된 상기 불순물확산영역과 상기 소자분리막 하부에 다수캐리어로 도핑된 채널정지층 사이에 상기 불순물확산영역에 도핑된 이온이 낮은 농도로 도핑되어 형성되는 제2웰을 더 포함하여 이루어진 것을 특징으로 하는 반도체장치의 필드트랜지스터.
  2. 제1항에 있어서, 상기 제1웰 및 채널정치층은 은 p형물질로 도핑된 것을 특징으로 하는 반도체장치의 필드트랜지스터.
  3. 제1항에 있어서, 상기 불순물확산영역 및 제2웰은 n형물질이 도핑된 것을 특징으로 하는 반도체장치의 필드트랜지스터.
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