[go: up one dir, main page]

KR100308074B1 - 집적회로 - Google Patents

집적회로 Download PDF

Info

Publication number
KR100308074B1
KR100308074B1 KR1019980700272A KR19980700272A KR100308074B1 KR 100308074 B1 KR100308074 B1 KR 100308074B1 KR 1019980700272 A KR1019980700272 A KR 1019980700272A KR 19980700272 A KR19980700272 A KR 19980700272A KR 100308074 B1 KR100308074 B1 KR 100308074B1
Authority
KR
South Korea
Prior art keywords
region
integrated circuit
esd
tesd
connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
KR1019980700272A
Other languages
English (en)
Other versions
KR19990028970A (ko
Inventor
하인츠 헤베커
베르너 렉체크
도미니끄 사비나끄
하르트무트 테를렛츠키
Original Assignee
칼 하인쯔 호르닝어
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 칼 하인쯔 호르닝어, 지멘스 악티엔게젤샤프트 filed Critical 칼 하인쯔 호르닝어
Publication of KR19990028970A publication Critical patent/KR19990028970A/ko
Application granted granted Critical
Publication of KR100308074B1 publication Critical patent/KR100308074B1/ko
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 적어도 하나의 표유 전기장 효과 트랜지스터(Tpar) 또는 표유 다이오드를 포함하고, 동일 도전형 혹은 반대 도전형의 인접한 2개의 도핑 영역(2) 및 그 사이에 배치된 절연 영역(1)을 갖는, 집적 회로에 관한 것이다. 상기 2개의 도핑 영역(2)은 각각 집적 회로의 하나의 접속 패드와 연결된다. 정전기적 방전(ESD: Electrostatic Discharges)-저항을 높이기 위해, 상기 절연 영역(1)의 가로 방향 길이(L)는 상기 접속 패드(4)와 연결된 정전기적 방전-보호 구조물(TESD: Electrostatic Discharge-Protective structures)의 최장 방전 경로보다 더 길거나 동일하다.

Description

집적 회로{INTEGRATED CIRCUIT}
집적 회로는 정전기적 방전(ESD;Electrostatic Discharge)에 대해 보호되어야 한다. 이 때문에, 집적 회로의 접속핀에는 일반적으로 상응하는 보호 구조물이 제공된다. ESD-방지 구조물로서는 대개 접속 패드 및 회로의 공급 전위 사이에 배치되는 필드 옥사이드 트랜지스터가 사용된다. ESD-방지 구조물의 기능은, ESD가 나타날 때 그와 동시에 형성되는 전하를 장해 없이 그것의 방전 경로를 통해 유도하는 것이다. 필드 옥사이드 트랜지스터가 ESD-방지 구조물로서 사용되는 경우에는 예를 들어 상기 트랜지스터의 채널이 방전 경로를 형성한다.
본 발명은 집적 회로에 관한 것이다.
도 1 및 도 2는 본 발명의 실시예를 상세하게 도시한 횡단면도이고,
도 3은 본 발명에 따른 실시예의 회로도이다.
본 발명의 목적은, 개선된 ESD-방지 구조물을 갖춘 집적 회로를 제공하는 것이다.
상기 목적은 청구항 1에 따른 집적 회로에 의해 달성된다.
본 발명의 개선예는 종속항에서 기술된다.
본 발명은, 2개 인접한 도핑 영역 사이에 절연영역이 접속되어 있고, 집적회로의 각각이 하나의 접속 패드에 접속되어 있고 기생 전계 트랜지스터(즉, 회로상에서 의도되지 않은 전계 효과 트랜지스터)를 형성하는 2개의 인접한 도핑 영역이 ESD로 인해 손상된다는 것을 전제로 한다. 도핑 영역의 도전형이 상이한 경우, 상기 도핑 영역은 마찬가지로 ESD에 의해 손상되는 것에 해당하는 기생 다이오드를 형성한다.
본 발명은 도면을 참조하로 이하 자세히 설명한다.
도 1에 따른 실시예에서 기판(3)의 표면에는 가로 방향으로 인접한 2개의 도핑 영역(2)이 배치되며, 상기 도핑 영역(2) 사이에는 절연 영역(1)이 있다. 도 1에서 상기 절연 영역(1)은 소위 LOCOS-영역(LOCOS = Local Oxidation of Silicon)이다. 도핑 영역(2) 및 절연 영역(1)은 기생 반도체 소자(Tpar)를 형성하게 되며, 본 경우에는 기생 트랜지스터를 형성한다.
도핑 영역(2)은 도전형이 동일하며, 본 실시예에서는 n-도핑 되었다. 하지만 본 발명의 다른 실시예에서 도핑 영역은 p-도핑될 수도 있다. 또한, 도핑 영역(2)에서의 도펀트 농도 및 종류는 상이할 수 있다. 도핑 영역(2)은 기판(3) 내부 대신에 예컨대 에피텍셜 성장층내에 있을 수도 있다. 도핑 영역(2)은 (도시된 바와 같은) 확산 영역, 웰 또는 소위 LDD-영역(LDD; Lightly Doped Drain) 또는 상기 대체 영역들의 조합 영역일 수 있다. LDD-영역은 그 내부 영역에서보다 에지영역에서 보다 적은 도펀트 농도를 갖는 드레인 영역이다.
기판(3)은 도핑 영역(2)의 도전형과 반대인 도전형으로서, 본 경우에는 p-도핑 되었다.
상기 2개의 도핑 영역(2)이 상이한 도전형을 가질 수 있기 때문에, 결과적으로 기생 반도체 소자(Tpar)는 기생 다이오드이다. 본 발명은 상기와 같은 구조물에도 사용될 수 있다.
도 2에 따른 실시예에서 절연 영역(1)은 트렌치 형태로 기판(3) 속으로 돌출된다(트렌치 절연). 다른 실시예에서 상기 절연 영역(1)은 도 1에 도시된 LOCOS-영역 및 트렌치 절연의 조합 영역으로서 실현될 수 있다.
도 2의 좌측 도핑 영역(2)은 n-웰내에서 n+-확산으로서 실현되고, 우측 도핑 영역은 LDD-영역으로서 실현된다.
상기 방식의 기생 트랜지스터(Tpar)는 도핑 영역(2)이 2개가 서로 인접해 있는 다른 트랜지스터의 드레인 영역 또는 소스 영역에 존재하며 상기 트랜지스터는 회로에서 기생하지 않는 것처럼 인식된다. 그러나, 상기 도핑 영역(2)중 한 영역은 예컨대 가아드링(Guardring)일 수도 있다.
도 3은 본 발명의 실시예를 참조로 한 개략적인 회로도로서, 상기 실시예의 기생 트랜지스터는 도 1 및 도 2에 따라 형성될 수 있으며, 도핑 영역(2)은 집적 회로의 각각 하나의 접속 패드(4)와 접속되어 있다. 상기 접속 패드(4) 중에서 한 패드는 재차 집적 회로의 접속핀(5)과 접속된다. 상기 방식의 접속은 통상적으로 소위 본딩 와이어에 의해 이루어진다. 접속핀(5)은 집적 회로의 외부 접속부이다.다른 접속 패드(4)는 접속핀(5)과 접속되어 있지 않다. 측정 포인트는 테스트 프로드(test prod)에 의해 접촉될 수 있다. 상기 방식으로 접속 패드(4)는 ESD의 위험이 있지만, 접속 패드(4)가 접속핀(5)에 접속됨으로써 측정이 이루어진다.
본 발명의 다른 실시예에서 2개의 접속 패드(4)는 각각 하나의 접속핀(5)과 접속되거나 또는 2개 중 어느 것과도 접속되지 않을 수도 있다.
도 3은 또한, 상기 접속 패드(4) 중 하나의 패드 또는 상응하는 도핑 영역(2) 및 본 경우에는 접지인 집적 회로의 공급 전위 사이(vss)에서 채널 경로(이것은 트랜지스터의 방전 경로이다)에 접속된, 필드 옥사이드 트랜지스터의 형태로 된 ESD-방지 구조물(TESD)을 보여준다. 트랜지스터의 게이트도 마찬가지로 접속 패드(4)와 접속되어 있다. 상기 방식의 ESD-방지 구조물(TESD)은 본 발명의 다른 실시예에서 또한 도핑된 2개의 영역(2)에도 제공될 수 있다.
집적 회로에서 한 집적 회로의 모든 접속핀(5)은 일반적으로 적어도 하나의 ESD-방지 구조물(TESD)을 포함하며, 상기 구조물은 예컨대 접지 및 전위(VDD)와 같은 다양한 공급 전위와 접속될 수 있다. 접속핀(5)과 접속된 2개의 접속 패드(4) 사이에 하나의 ESD-방지 구조물(TESD)이 제공되는 것도 또한 공지되어 있다. 후자의 경우는 특히, 상기 2개의 접속핀(5)이 공급 전위 단자인 경우이다.
절연 영역(1)의 가로 방향 길이(L)는 접속 패드(4)와 접속된 ESD-방지 구조물(TESD)의 최장 방전 경로의 길이보다 더 길거나 또는 같은 것이 바람직하다. 따라서, 기생 트랜지스터(Tpar)의 정전기적 방전(ESD: Electrostatic Discharges)-세기가 상승되는데, 그 이유는 상기 트랜지스터의 오옴 저항은 절연 영역(1)의 길이에 따라 증가하기 때문이다. 길이(L)가 길수록 기생 트랜지스터(Tpar)의 오옴 저항은 높아진다. 기생 트랜지스터(Tpar)의 설계는 ESD-방지 구조물(TESD)에 의존한다. 기생 트랜지스터는 이미 높은 ESD-세기로 설계되었기 때문에, 기술한 방법에 의해 기생 트랜지스터(Tpar)도 마찬가지로 높은 ESD-세기에 도달된다.
절연 영역(1)의 길이(L)가 적어도 ESD-방지 구조물(TESD)의 최장 방전 경로 길이의 1.5배인 경우에, 기생 트랜지스터(Tpar)가 매우 높은 ESD-세기에 도달된다는 실험 결과가 얻어졌다.
필드 옥사이드 트랜지스터 형태인 ESD-방지 구조물(TESD)의 채널폭은 일반적으로, 예컨대 기생 트랜지스터(Tpar)의 구조물과 다른 구조물의 채널폭보다 훨씬 더 크다는 것은 공지되어 있다. 따라서, ESD 방지 구조물(TESD)과 기생 트랜지스터(Tpar)를 흐르는 동일한 전류 흐름은 ESD 방지 구조물에서 전류 밀도를 상당히 줄이게 된다. 전술한 바와 같이 본 발명에 따라 기생 트랜지스터(Tpar)를 설계함으로써 트랜지스터는 ESD-방지 구조물(TESD) 보다 높은 오옴 저항을 갖게 되며, 그 결과 ESD로 인해 동일한 레벨의 과전압시에, 기생 트랜지스터(Tpar)를 통과하는 방전 전류가 ESD-방지 구조물(TESD)을 통과하는 방전 전류 보다 더 적기 때문에, 비교적 작은 전류 밀도가 얻어지고, 기생 트랜지스터(Tpar)의 ESD-세기가 증가된다.

Claims (6)

  1. 집적 회로의 하나의 접속 패드(4)와 각각 접속된 2개의 제 2도전형(n, n+, n-) 도핑 영역(2) 사이에 가로 방향으로 배치된 절연 영역(1)을 제 1도전형(p)의 기판(3)내에 포함하며,
    상기 도핑 영역(2) 및 절연 영역(1)은 하나의 기생 반도체 소자(Tpar)를 형성하고,
    상기 접속 패드(4) 중 적어도 하나의 접속 패드(4)는 필드 옥사이드 트랜지스터의 형태로 된 적어도 하나의 ESD-방지 구조물(TESD)을 통해 집적 회로의 하나의 공급 전위(VSS) 및/또는 다른 접속 패드(4)와 각각 접속되며, 이 경우 모든 ESD-방지 구조물(TESD)은 정전기적 방전의 경우에 방전 전류의 흐름을 유도하는, 필드 옥사이드 트랜지스터의 채널의 형태로 된 방전 경로를 포함하고,
    상기 절연 영역(1)의 가로 방향 길이(L)는 ESD-방지 구조물(TESD)의 최장 방전 경로 길이보다 길거나 또는 같은 것을 특징으로 하는 집적 회로.
  2. 제 1항에 있어서,
    상기 절연 영역(1)의 길이(L)는 적어도 ESD-방지 구조물(TESD)의 최장 방전 경로 길이의 1.5배인 것을 특징으로 하는 집적 회로.
  3. 제 1항 또는 제 2항에 있어서,
    접속 패드(4) 중 하나의 접속 패드는 집적 회로의 접속핀(5)과 접속되어 있는 것을 특징으로 하는 집적 회로.
  4. 제 1항 또는 제 2항에 있어서,
    접속 패드(4) 중 하나의 접속 패드가 전극, 예컨대 테스트 프로드(test prod)와 접속될 수 있는 것을 특징으로 하는 집적 회로.
  5. 제 1항 또는 제 2항에 있어서,
    상기 절연 영역(1)은 LOCOS-영역인 것을 특징으로 하는 집적 회로.
  6. 제 1항 또는 제 2항에 있어서,
    상기 절연 영역(1)은 트렌치 절연인 것을 특징으로 하는 집적 회로.
KR1019980700272A 1995-07-20 1996-07-11 집적회로 Expired - Lifetime KR100308074B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE19526566 1995-07-20
DE19526566.1 1995-07-20
PCT/DE1996/001258 WO1997004484A1 (de) 1995-07-20 1996-07-11 Integrierte schaltung

Publications (2)

Publication Number Publication Date
KR19990028970A KR19990028970A (ko) 1999-04-15
KR100308074B1 true KR100308074B1 (ko) 2001-11-17

Family

ID=7767368

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980700272A Expired - Lifetime KR100308074B1 (ko) 1995-07-20 1996-07-11 집적회로

Country Status (6)

Country Link
EP (1) EP0839389B1 (ko)
JP (1) JP4006023B2 (ko)
KR (1) KR100308074B1 (ko)
DE (1) DE59608801D1 (ko)
TW (1) TW308733B (ko)
WO (1) WO1997004484A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10217935B4 (de) * 2001-04-23 2007-06-28 Fuji Electric Co., Ltd., Kawasaki Halbleiterbauteil

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0253105A1 (en) * 1986-05-22 1988-01-20 Nec Corporation Integrated circuit with improved protective device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4734752A (en) * 1985-09-27 1988-03-29 Advanced Micro Devices, Inc. Electrostatic discharge protection device for CMOS integrated circuit outputs
KR940004449B1 (ko) * 1990-03-02 1994-05-25 가부시키가이샤 도시바 반도체장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0253105A1 (en) * 1986-05-22 1988-01-20 Nec Corporation Integrated circuit with improved protective device

Also Published As

Publication number Publication date
DE59608801D1 (de) 2002-04-04
JPH11509371A (ja) 1999-08-17
TW308733B (ko) 1997-06-21
KR19990028970A (ko) 1999-04-15
JP4006023B2 (ja) 2007-11-14
WO1997004484A1 (de) 1997-02-06
EP0839389B1 (de) 2002-02-27
EP0839389A1 (de) 1998-05-06

Similar Documents

Publication Publication Date Title
KR100203054B1 (ko) 개선된 정전기 방전 능력을 갖는 집적 회로
US5218222A (en) Output ESD protection circuit
JP4017187B2 (ja) 静電放電保護回路
US7709896B2 (en) ESD protection device and method
KR100190008B1 (ko) 반도체 장치의 정전하 보호 장치
KR19990078148A (ko) 반도체장치
EP0242383B1 (en) Protection of igfet integrated circuits from electrostatic discharge
KR19990066812A (ko) 신뢰성있는 확산 레지스터 및 확산 커패시터
KR102361141B1 (ko) 정전기 방전 보호용 반도체 소자
KR19990030302A (ko) 정전 방전으로부터 보호하기 위한 구조물을 가진 집적 반도체회로
US20110163384A1 (en) Semiconductor device
US20190109127A1 (en) Self-biased bidirectional esd protection circuit
US7190563B2 (en) Electrostatic discharge protection in a semiconductor device
KR20060050160A (ko) 반도체 집적 회로 장치
KR100387189B1 (ko) 절연체상반도체장치및그보호회로
KR100335527B1 (ko) 정전보호회로로서형성되는반도체소자
US4990984A (en) Semiconductor device having protective element
KR100301538B1 (ko) 반도체장치
KR970004452B1 (ko) 정전보호회로
US6664599B1 (en) ESD protection device
KR20020015199A (ko) 반도체장치의 정전방전보호소자
KR100308074B1 (ko) 집적회로
US20050199955A1 (en) Semiconductor device and method of manufacturing the same
US5929491A (en) Integrated circuit with ESD protection
US6847082B2 (en) Semiconductor integrated device including an electrostatic breakdown protection circuit having uniform electrostatic surge response

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 19980114

Patent event code: PA01051R01D

Comment text: International Patent Application

A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19981221

Comment text: Request for Examination of Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20000929

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20010618

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20010827

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20010828

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20040802

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20050728

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20060728

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20070731

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20080728

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20090819

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20100824

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20110819

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20120817

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20120817

Start annual number: 12

End annual number: 12

FPAY Annual fee payment

Payment date: 20130816

Year of fee payment: 13

PR1001 Payment of annual fee

Payment date: 20130816

Start annual number: 13

End annual number: 13

FPAY Annual fee payment

Payment date: 20140814

Year of fee payment: 14

PR1001 Payment of annual fee

Payment date: 20140814

Start annual number: 14

End annual number: 14

FPAY Annual fee payment

Payment date: 20150924

Year of fee payment: 15

PR1001 Payment of annual fee

Payment date: 20150924

Start annual number: 15

End annual number: 15

EXPY Expiration of term
PC1801 Expiration of term

Termination date: 20170111

Termination category: Expiration of duration