KR970004452B1 - 정전보호회로 - Google Patents

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Description

정전보호회로

제1도는 본원 발명의 정전보호회로의 일예의 회로도.

제2도는 그 불순물영역 및 콘택트의 레이아웃.

제3도는 제2도의 II-II선 단면도.

제4도는 상기 정전보호회로의 일예의 배선층의 레이아웃.

제5도는 종래예의 회로도.

제6도는 롤콜회로를 설명하기 위한 회로도.

제7도는 일반적인 MOS 트랜지스터의 브레이크다운 특성을 나타내는 특성도.

제8도는 MIL 규격의 측정회로의 회로도.

제9도는 일본 국내규격의 측정회로의 회로도.

* 도면의 주요부분에 대한 부호의 설명 *

1 : NMOS 트랜지스터1s : 소스

1d : 드레인1g : 게이트

2 : 입력단자3 : 내부회로

4 : 기생저항5 : 기생바이폴라 트랜지스터

5c : 콜렉터5b : 베이스

5e : 에미터

본원 발명은 집적회로장치의 입력단자 등에 설치되어 과대입력 전압으로부터 그 내부회로를 보호하는 정전(靜電)보호회로에 관한 것이다.

본원 발명은 집적회로 장치의 입력단자 등에 설치되는 정전보호회로에 있어서, 입력단자에 드레인이 접속되어 소스 및 게이트에 소정전압이 공급되는 전계효과형 트랜지스터를 구비하고, 이 전계효과형 트랜지스터와 병렬접속되는 기생래터럴(lateral) 바이폴라 트랜지스터와, 상기 전계 효과형 트랜지스터의 채널을 형성하는 불순물영역에 의해 기생저항이 형성되며, 상기 소정전압의 반대극성의 과대입력전압에 대하여, 상기 기생저항에 의한 전위차에 의해서 상기 기생래터럴 바이폴라 트랜지스터를 동작시키므로써 그 보호기능의 향상을 실현하는 것이다.

집적회로(IC)장치 등에 있어서는 내부회로의 파괴를 방지하기 위한 정전보호회로가 입력단자에 접속된다.

제5도는 정전보호회로의 종래예의 회로도이며, 그 정전보호회로는 입력단자(54)에 한끝이 접속되는 저항(51)을 가지며, 이 저항(51)의 다른끝의 접속점에 다이오드(52)의 플러스극과 다이오드(53)의 마이너스극이 접속되어 있다. 다이오드(52)의 마이너스극은 전원전압 Vdd이 되고, 다이오드(53)의 플러스극은 접지전압 Vss이 되어 있다. 그리고 상기 접속점에서 소요의 신호처리를 행하는 내부회로(55)에 접속하는 회로구성으로 되어 있다.

먼저, 상술한 정전보호회로의 입력단자(54)에 전압성의 펄스가 인가된 경우에는, 저항(51)에 의한 전류제한 효과가 있으며, 양호한 보호가 가능하다. 그러나 전류성의 펄스가 인가된 경우에는 저항(51) 자체를 크게하지 않으면 전류제한 효과를 얻을 수 없으며, 양호한 보호가 되지 않는다. 이 경우, 예를 들면 3kΩ 정도의 큰 값의 저항을 다결정 실리콘층 또는 확산으로 형성하려고 하면, 그 만큼 저항의 면적이 증대하여, 칩레이아웃이나 칩면적에 악영향을 미치게 되고, 고밀도화의 경향에 반한다. 또한 고속메모리에 있어서는 증대된 저항의 면적분만큼 입력저항과 입력용량이 증대하여, 그것이 동작의 지연(수 나노초 정도)에 연계된다.

또한, 대용량 메모리에 있어서는 수율을 올리기 위해 용장회로가 사용되는데, 사용된 칩에 관하여 용장회로를 사용했는지 여부를 후일 검사하기 위해서, 칩에는 소위 롤콜회로가 형성된다. 이 롤콜회로는 예를 들면 제6도에 나타내는 바와 같은 구성을 가지며, 직렬접속되는 복수의 다이오드(61a),(61b)....(61x)와 그 다이오드 열(列)의 끝부에 배설된 1개의 NMOS 트랜지스터(62)에 의해 구성된다. 그리고 용장회로의 사용유무에 따라서 상기 MOS 트랜지스터(621)의 게이트(63)에 신호가 가해지고, 입력단자(54)에 통상의 전압 이상의 고전압을 가하여, 상기 사용의 유무가 검출된다.

그런데, 이와 같은 롤콜회로를 상술한 정전보호회로(제5도 참조)와 조합하여 회로를 구성한 경우에는, 독출을 위한 고전압을 인가했을 때에, 다이오드(52)에 전류가 흐르고, 롤콜회로에 의한 독출이 불가능해진다. 따라서 종래의 칩에 있어서는 종래예의 정전보호회로를 사용할 수는 없었다.

또한, 정전보호회로에 MOS 트랜지스터를 사용했을 때에는, 웰영역 등의 기생영역과의 사이에서 다음과 같은 문제가 있다. 즉, 미세화등이나 고속동작의 요구 때문에 고밀도화를 도모하고, 채널폭 등의 사이즈를 짧게 했을 때에는 그 결과로서 기생저항(예를 들면 웰영역의 저항분)이 반대로 증대하고, 제7도에 나타내는 바와 같이, 실선 A로 나타내는 이상적인 브레이크다운 특성 때문에, 그 저항분의 기여에 의해서, 도면중 파선 B로 나타내는 바와 같은 브레이크다운 특성을 나타내게 된다. 그러면, 어떤 전류치에 대한 브레이크다운 전압을 증대하게 되는데, 상대적으로 내부회로를 구성하는 MOS 트랜지스터의 게이트 내압이 그 상승한 브레이크다운 전압보다 낮아지고, 그 게이트에 있어서의 절연파괴 등이 발생하게 되어 보호기능이 상실된다고 하는 문제가 생기게 된다.

그래서 본원 발명은 상술한 분제점을 감안하여, 전압전류의 내성이 우수하고 또한 롤콜회로에도 사용할 수 있는 정전보호회로의 제공을 목적으로 한다.

본원 발명은 입력단자에 드레인이 접속되고 소스 및 게이트에 소정전압이 공급되는 전계효과형 트랜지스터를 구비하고, 이 전계효과형 트랜지스터와 병렬 접속되는 지생래터럴 바이폴라 트랜지스터와, 상기 전계효과형 트랜지스터의 채널을 형성하는 불순물 영역에 의해 기생저항이 형성되며, 상기 소정전압의 반대극성의 과대입력 전압에 대해 상기 기생저항에 의한 전위차에 의해서, 상기 기생래터럴 바이폴라 트랜지스터를 동작시켜서 이루어지는 정전보호회로에 의해서 상술한 문제점을 해결한다.

전계효과형 트랜지스터의 채널을 형성하는 불순물 영역에 의해 이루어지는 기생저항은 브레이크다운 특성을 변동시키는(제7도 참조) 작용이 있는데, 본원 발명은 그 기생저항을 이용하여 인가전압을 올린 경우에 흐르기 시작하는 미소전류에 의해 전위차를 발생시킨다. 이 전위차가 기생래터럴 바이폴라 트랜지스터의 온동작 전압(예를 들면 0.7V 정도)으로 되었을 때는 기생래터럴 바이폴라 트랜지스터의 콜렉터에미터 간에는 대전류가 흐르게 되고, 결과적으로 입력단자가 로임피던스가 되어서, 전류성 펄스에도 강한 구조가 된다. 이것은 MOS 트랜지스터만의 브레이크다운 특성의 변동(제7도의 파선 B로 나타냄)을 완화하여, 기생래터럴 바이폴라 트랜지스터를 통해서 전류를 리크시킬 수 있게 된다. 그 전압제한은 기생래터럴 바이폴라 트랜지스터의 콜렉터베이스간 브레이크다운 전압 V_CBR에 의해 결정되며, 이것이 게이트 내압보다 낮으면, 이상적인 브레이크다운 특성과 같이 고전압이나 고전류의 펄스가 가해진 경우에도 유효하게 내부의 소자가 보호되게 된다.

또한, 본원 발명의 정전보호회로는 과대입력 전압에 대하여 상술한 바와 같은 적용 때문에 기생래터럴 바이폴라 트랜지스터가 동작한다. 이 때문에 전계효과형 트랜지스터는 단극성으로도 되고, 예를 들면 NMOS 또 PMOS 트랜지스터만의 구성으로도 된다. 이 때문에 상술한 롤콜회로에 접속한 경우이라도 유효하게 동작시킬 수가 있다.

본원 발명의 적합한 실시예를 도면을 참조하면서 설명한다.

먼저, 본 실시예의 정전보호회로의 기본적인 회로구성을 제1도에 나타낸다. 본 실시예의 정전보호회로는 입력단자(2)와 소정의 신호처리를 행하는 내부회로(3)와의 사이에 접속되는 회로이며, 그 입력단자(2)에 접속된 NMOS 트랜지스터(1)와, 기생저항(4)과, 기생바이폴라 트랜지스터(래터럴 바이폴라 트랜지스터)(5)로 구성되어 있다.

상기 NMOS 트랜지스터(1)는 그 드레인(1d)이 상기 입력단자(2)와 접속되어 있으며, 게이트(1g) 및 소스 (1s)는 접지전압 Vss이 공급되어 있다. 그 채널은 불순물 영역인 예를 들면 P웰영역에 의해 형성되며, 그 P웰영역은 상기 기생저항(4)을 구성한다. 이 NMOS 트랜지스터(1)는 마이너스 극성의 과대입력전압에 대해서는 드레인(1d)과 채널간의 다이오드로서 기능한다. 그리고 접지전압 Vss에 대하여 반대 극성인 플러스극성의 과대입력전압에 대해서는 후술하는 바와 같은 기생바이폴라 트랜지스터(5)가 온 동작하고 정전보호를 도모할 수 있다.

상기 기생저항(4)은 상기 NMOS 트랜지스터(1)의 채널을 형성하는 불순물영역인 상기 P웰영역에 의해 형성되며, 이 P웰영역에는 접지전압 Vss가 공급된다. 기생저항(4)(Rw)은 본원 발명에 있어서, 미소전류(I_CB)에 의해 전위차(R_W,I_CB)를 발생시킬 수 있고, 이것에 의해서 상기 기생바이폴라 트랜지스터(5)를 온동작시킬 수 있다. 즉 환언하면, 기생저항(4)은 기생바이폴라 트랜지스터를 온동작 전압 이상의 전위차를 발생시키는 저항치를 가지고 있다. 또한 그 저항치는 기생바이폴라 트랜지스터(5)의 동작개시 전압을 정하는 것이 된다.

상기 기생바이폴라 트랜지스터(5)는 콜렉터(5c)가 상기 입력단자(2)에 접속되고, 베이스(5b)가 상기 NMOS 트랜지스터(1)의 채널 및 기생저항(4)의 한 끝에 접속된다. 그리고 기생바이폴라 트랜지스터(5)의 에미터는 접지전압 Vss이 공급되는 구성으로 되어 있다. 그러나 이것은 등가 회로상의 것이며, 콜렉터(5c)는 상기 NMOS 트랜지스터(1)의 드레인(1d)이고, 베이스(5b)는 NMOS 트랜지스터(1)의 채널(P웰)이며, 에미터(5e)는 NMOS 트랜지스터(1)의 소스(1s)이다.

다음에, 이와 같은 정전보호회로의 동작에 대하여 설명한다.

먼저 마이너스 극성의 과대입력전압에 대해서는 상술한 바와 같이 NMOS 트랜지스터(1)의 드레인(1d)과 채널간의 PN 접합에 의한 다이오드에 의해서 회로의 보호가 이루어지게 된다.

다음에, 플러스극성의 과대입력전압에 대해서는 다음과 같이 동작한다. 상기 입력단자(2)에 과대입력전압이 인가된 경우에는, 기생바이폴라 트랜지스터의 콜렉터(5c)와 베이스(5b) 사이의 리크전류(I_CB)가 흐르게 된다. 이 리크전류(I_CB)는 NMOS 트랜지스터(1)의 드레인(1d)에 있어서의 미소한 전류이기도 하다. 이 리크 전류(I_CB)는 P웰의 기생저항(4)에 전위차(전압강하)를 발생시킨다. 이 전위차의 크기는 R_W·I_CB(R_W는 기생저항(4)의 저항치)이며, 이것이 기생바이폴라 트랜지스터(5)의 베이스에미터간 전압 V_BE이 된다. 그리고 그 베이스에미터간 전압 V_BE이 해당 가생바이폴라 트랜지스터(5)의 온동작 전압(0.7V 정도) 이상이 되면, 기생 바이폴라 트랜지스터(5)가 온동작을 하게 된다. 이때, 기생바이폴라 트랜지스터(5)에 흐르는 전류(I_CE)는 h_FE×I_CB이며, 매우 큰 전류치가 된다. 이 때문에 전류의 집중에 의한 절연파괴등이 발생되는 것이 방지되며, 기생바이폴라 트랜지스터의 동작에 의해 게이트 내압이하에서 유효한 정전파괴를 방지할 수 있게 된다.

이와 같이, 본 실시예의 정전보호회로에 있어서는 기생바이폴라 트랜지스터(5)의 동작에 의해서, 과대입력전압에 기인하는 전류를 소스(에미터)측에 흐르게 할 수 있으며, 그 전압제한의 값은 기생바이폴라 트랜지스터(5)의 콜렉터베이스간 브레이크다운전압 V_CBR에 의해 결정되며, 이것이 게이트 내압보다 낮으면, 이상적인 브레이크다운 특성(제7도의 실선 A)과 같이 고전압이나 고전류의 펄스가 가해진 경우에도 유효하게 내부의 소자가 보호되는 것이다.

또한 본 실시예의 정전보호회로는 형식적으로는 NMOS 트랜지스터만으로 구성되며 단극성이다. 이 때문에, 제6도에 나타낸 바와 같은 롤콜회로를 접속한 경우일지라도, 그 독출동작시에 정전보호회로의 다이오드를 통해서 전류가 흘러서 독출동작이 불가능하게 되는 일이 없다. 따라서 본 실시예의 정전보호회로를 용장회로를 사용하는 대용량 메모리장치에 사용하여, 확실한 롤콜회로의 동작을 시킬 수 있게 된다.

다음에 제2도-제4도를 참조하면서 본 실시예의 정전보호회로의 레이아웃의 일예에 대하여 설명한다.

먼저, 제2도에 나타내는 레이아웃은 본 실시예의 정전보호회로의 불순물 영역 및 콘택트의 레이아웃이며, NMOㄴ 트랜지스터(1)와 기생저항(4) 및 기생바이폴라 트랜지스터(5)가 배치되는 구성이며, 레이아웃위는 NMOS 트랜지스터만이 배치된다. 그리고 제2도중 사선부분은 불순물영역상에 피착형성되는 알루미늄 배선층과의 콘택트영역을 나타내고 있다.

제2도에 나타내는 바와 같이, N형의 기판(N-sub)(10)에 대하여 대략 장방형상의 P웰영역(11)이 형성되고, 이 대략 장방형상의 P웰영역(11)을 근소한 간격을 두고 포위하는 형상으로 N⁺형의 가드링영역(18)이 형성되어 있다. 그리고 가이드링영역(18)은 도면중 사선부로 나타내는 영역(18a)이 알루미늄 배선층(19)과의 접속영역이며, 제4도에 나타내는 바와 같이, 알루미늄 배선층(19)은 전원전압 Vdd을 공급하는 알루미늄 배선층(22)에 접속된다.

이 P웰 영역(11)의 도면중(제2도) 상반부는 NMOS 트랜지스터의 소스, 게이트, 드레인이 배설되는 영역이며, 웰의 좌단부로부터 형성되어서 웰의 우단에서 대략 U형의 루프를 그리며 다시 웰의 좌단부에 연재(延在)되는 가늘은 배선(12)은 NMOS 트랜지스터의 게이트전극이다. 이 게이트전극은 예를 들면 다결정 실리콘에 의해 형성되며, 대략 T자형의 연재부(21)를 통하여 알루미늄 배선층(16)에 접속된다. 이 대략 횡 U자형의 게이트전극의 배선(12)의 내부는 이 배선(12)과 셀파라인으로 형성된 NMOS 트랜지스터의 드레인영역(14)이며, 기생바이폴라 트랜지스터의 콜렉터영역도 되는 N⁺형의 불순물영역이다. 드레인영역(14)은 드레인 영역의 사선부(14a)를 통해서 알루미늄 배선층(15)과 접속된다. 한편 상기 대략 횡 U자형의 게이트전극의 배선(12)의 외측의 N⁺형의 불순물영역은 마찬가지로 배선(12)와 셀파라인으로 형성된 NMOS 트랜지스터의 소스영역(13)이며, 기생바이폴라 트랜지스터의 에미터영역으로서도 동작하게 된다. 이 소스영역(13)은 평면상 좁고 긴 대략 ㄷ자형의 영역이며, 소스영역의 사선부(13a)를 통해서 알루미늄 배선층(16)과 접속된다.

P웰영역(11)의 도면중 하반부는 본 실시예의 정전보호회로에 있어서, 커다란 점유면적을 가지고 있다. 이것은 웰영역(11)에 의해서 기생저항의 저항치를 얻기 위해서이고, 기생저항의 접지측의 끝부분은 제3도에 나타내는 바와 같이, 고농도의 불순물이 도입된 P⁺불순물영역(17)을 통해서 알루미늄 배선층(16)과 접속된다.

제4도는 제2도 및 제3도에 나타낸 불순물영역상에 형성되는 배선층의 레이아웃이다. 이 제4도에 있어서, 크고 대략 네모꼴위의 영역이 패드(pad)부(25)이며, 예를 들면 본딩되어서 외부의 입력핀과 접속된다. 이패드부(25)는 배선(23)을 통해서 소스 취출전극인 알루미늄 배선층(15)과 접속하고, 또한 배선(23)의 일부에 접속되는 가늘은 배선(예를 들면 다결정 실리콘)(24)를 통해서 내부회로와 접속한다. 상기 알루미늄 배선층(15)을 포위하도록 대략 횡 U자형의 배선(12)이 형성되며, 이것은 NMOS 트랜지스터의 게이트전극으로서 기능한다. 게이트전극으로서 기능하는 배선(12)의 외측에는 상기 소스영역(13)과 접속하는 알루미늄 배선층(16)이 형성되어 있으며, 이 알루미늄 배선층(16)은 웰영역(11)의 도면중 하반부를 절연층(20)을 통해서 피복하고, P⁺형의 불순물영역(17)위에서 P⁺형의 불순물영역(17)과 접속(제3도 참조)하고, 게이트전극을 접지시키기 위한 연재부(21)와도 접속한다. 이 알루미늄 배선층(16)은 다시 가드링영역(18)위의 배선(27)을 통해서 접지선(26)과 접속된다. 또한 상기 웰영역(11)을 둘러싸고 형성된 가드링영역(18)위에는 알루미늄 배선층(19)이 형성되어 있는데, 이 알루미늄 배선층(19)은 전원선(22)와 접속되고, 가드링영역(18)에는 전원전압 Vdd을 공급하게 된다. 그리고 상술한 각 배선층은 제2도에 사선으로 표시한 부분에서 각기 접속하고 있다.

이상과 같은 레이아웃을 가진 본 실시예의 정전보호회로는 기생저항의 취출을 위한 P⁺형의 불순물영역(17)이 NMOS 트랜지스터의 게이트 전극의 배선(12)의 하부의 채널영역과는 떨어져서 배설되어 있다. 이 때문에, 대략 횡 U자형의 배선(12)의 하부의 채널영역의 드레인측에서 발생한 전류에 의해서, 웰영역(11)의 체적에 따른 기생저항을 사용하여 전위차가 발생하게 된다. 그리고 그 전위차가 상술한 온동작 전압을 초과했을 즈음해서, 상기 기생바이폴라 트랜지스터가 온동작하고, 전류를 해당 기생바이폴라 트랜지스터의 콜렉터로부터 에미터로 흐르게 할 수 있다. 즉 드레인영역(14)에서 소스영역(13)에 전류가 흘러 알루미늄 배선층(16)을 통해서 접지선(26)으로 전류가 흘러가게 된다.

또한, 본 실시예의 정전보호회로에는 가드링영역(18)이 웰영역(11)을 포위한 형상으로 형성되어 있으며, 래치업의 내성이 향상되어 있으며, 특히 본 실시예의 정전보호회로는 형식상 NMOS 트랜지스터만으로 형성되어 있으며, 단극성이다. 이 때문에, 더욱 래치업의 내성이 향상된다.

다음에 본 실시예의 정전보호회로에 관한 데이터의 일예에 대하여 설명한다.

종래의 정전보호회로에 있어서는 NMOS 트랜지스터로 회로를 구성하고, 예를 들면 채널폭 W이 30㎛일때에, 일본국 국내규격으로 120V, MIL 규격으로 800V 정도의 데이터가 얻어지고 있었다. 그리고 MIL 규격의 측정회로는 제8도에 나타내는 전류펄스형의 회로이며, 측정용 IC(84)가 스위치(83)에 접속되고 1.5kΩ의 저항(85)과 100pF의 용량의 방전에 의해서 전하가 측정용 IC(84)에 보내진다. 또한 일본국내 규격의 측정회로는 제9도에 나타내는 전압펄스형의 회로이며, 200pF의 용량(96)으로부터의 전하가 스위치(93)를 통하여 측정용 IC(94)에 직접 보내진다.

그러나 본 실시예의 정전보호회로에서는 상술한 바와 같은 기생래터럴 바이폴라 트랜지스터의 동작에 의해서 채널폭 W이 300㎛에 있어서, 일본국내 규격으로 400V 이상, MIL 규격으로 4000V 이상의 데이터가 얻어져 있으며, 대폭적으로 내압이 향상되는 것을 알 수 있다. 또한 이것은 종래 채널폭 W이 1000㎛ 이상 필요하게 되어 있는 것을 30㎛이하로 단축할 수 있는 것이며, 점유면적의 축소화에 기여하게 되는 것이다.

또한, 상술한 실시예에 있어서는, NMOS 트랜지스터만을 사용한 정전보호회로를 설명하였으나, PMOS 트랜지스터를 사용할 수도 있으며, 마찬가지로 내압향상 등을 도모할 수 있다.

본원 발명의 정전보호회로는 기생래터럴 바이폴라 트랜지스터의 동작에 의해서, 전류성 펄스나 전압성 펄스에 불구하고, 과대입력전압에 대하여 유효하게 내부회로를 보호할 수가 있다. 또한 그 회로구성은 단극성이며 롤콜회로를 구비한 장체 사용할 수 있고, 래치업 내성도 향상된다.

Claims (1)

1. 입력단자에 드레인이 접속되고 소스 및 게이트에 소정전압이 공급되는 전계효과형 트랜지스터를 구비하고, 이 전계효과형 트랜지스터와 병렬접속되는 기생래터럴 바이폴라 트랜지스터와, 상기 전계효과형 트랜지스터의 채널을 형성하는 불순물 영역에 의해 기생저항이 형성되며, 상기 소정전압의 반대극성의 과대입력전압에 대하여, 상기 기생저항에 의한 전위차에 의해서, 상기 기생래터럴 바이폴라 트랜지스터를 동작시켜 이루어지는 정전보호회로.

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