JPS63137478A - 保護回路をもつ半導体装置の製造方法 - Google Patents
保護回路をもつ半導体装置の製造方法Info
- Publication number
- JPS63137478A JPS63137478A JP61285713A JP28571386A JPS63137478A JP S63137478 A JPS63137478 A JP S63137478A JP 61285713 A JP61285713 A JP 61285713A JP 28571386 A JP28571386 A JP 28571386A JP S63137478 A JPS63137478 A JP S63137478A
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- Japan
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- conductivity type
- regions
- shaped
- oxide film
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- Pending
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、マスクＲＯＭメモリＩＣなど、ＭＯＳＦＥＴ
を含む半導体装置の製造方法に関し、特に保護回路用の
ＰＮダイオードを備えた半導体装置の製造方法に関する
ものである。
を含む半導体装置の製造方法に関し、特に保護回路用の
ＰＮダイオードを備えた半導体装置の製造方法に関する
ものである。
（従来技術）
ＭＯＳＦＥＴは絶縁されたゲート電極をもち。
ＭＯＳＦＥＴを集積したＭＯ５型半導体装置は、静電破
壊には特に弱い、そのため、一般に入力端子と入力回路
の間に保護回路を挿入して過電圧を吸収するようにして
いる。
壊には特に弱い、そのため、一般に入力端子と入力回路
の間に保護回路を挿入して過電圧を吸収するようにして
いる。
保護回路の形式としては、抵抗の挿入、ＰＮダイオード
、抵抗とＰＮダイオードの組合せ、又は抵抗とＭＯＳＦ
ＥＴの組合せなどがある。
、抵抗とＰＮダイオードの組合せ、又は抵抗とＭＯＳＦ
ＥＴの組合せなどがある。
第４図に保護回路の一例を示す。
入力パッド２と初段インバータ４の間に入力保護抵抗６
が挿入され、入力保護抵抗６と初段インバータ４の間の
ノードと基板との間には、ゲートとソースが短絡された
ＭＯＳＦＥＴ８が挿入されている。
が挿入され、入力保護抵抗６と初段インバータ４の間の
ノードと基板との間には、ゲートとソースが短絡された
ＭＯＳＦＥＴ８が挿入されている。
第５図は第４図における入力保護抵抗６とＭＯＳＦＥＴ
８を示したものである。
８を示したものである。
１０はＰ型シリコン基板、１２は抵抗６に該当するＮ＋
拡散抵抗領域、１４．１６はＮ０８ＦＥＴ８を構成する
Ｎ＋拡散領域からなるドレイン領域とソース領域である
。１８は素子分離用Ｐ＋領域、２０はフィールド酸化膜
、２２はゲー酸化膜。
拡散抵抗領域、１４．１６はＮ０８ＦＥＴ８を構成する
Ｎ＋拡散領域からなるドレイン領域とソース領域である
。１８は素子分離用Ｐ＋領域、２０はフィールド酸化膜
、２２はゲー酸化膜。
２４はＭＯＳＦＥＴ８のゲートとソースを短絡するポリ
シリコン層である。Ｎ＋拡散抵抗領域１２とＭＯＳＦＥ
Ｔのドレイン領域１４はメタル配線２６によって接続さ
れ、そのメタル配線２６はインバータ４ （第４図）に
つながっている。
シリコン層である。Ｎ＋拡散抵抗領域１２とＭＯＳＦＥ
Ｔのドレイン領域１４はメタル配線２６によって接続さ
れ、そのメタル配線２６はインバータ４ （第４図）に
つながっている。
第５図に示されるような保護回路では、ＰＮ接合の不純
物濃度は、Ｐ“領域１８で１０１６／ｃｍ３程度、Ｎ＋
領域１２，１４，１６で１０”／ａｍ３程度であるので
、降伏電圧（ブレークダウン電圧）はせいぜい２０Ｖ程
度までしか低下させることができない。
物濃度は、Ｐ“領域１８で１０１６／ｃｍ３程度、Ｎ＋
領域１２，１４，１６で１０”／ａｍ３程度であるので
、降伏電圧（ブレークダウン電圧）はせいぜい２０Ｖ程
度までしか低下させることができない。
そこでＰＮ接合の降伏電圧をさらに低下させるために、
ＰＮ接合部分に不純物濃度の高い領域を形成した保護回
路が提案されている（特公昭５１−３４２７０号公報参
照）。
ＰＮ接合部分に不純物濃度の高い領域を形成した保護回
路が提案されている（特公昭５１−３４２７０号公報参
照）。
しかしながら、その引用文献で提案された保護回路では
、不純物濃度の高い領域を形成するために製造工程が１
つ増加する問題があり、製造上不利である。
、不純物濃度の高い領域を形成するために製造工程が１
つ増加する問題があり、製造上不利である。
（目的）
本発明は、降伏電圧の低いＰＮダイオードを保護回路と
してもつ半導体装置を、製造工程を増加させることなく
製造することのできる方法を提供することを目的とする
ものである。
してもつ半導体装置を、製造工程を増加させることなく
製造することのできる方法を提供することを目的とする
ものである。
（構成）
本発明の製造方法は、以下に示す工程（’Ａ ）ないし
（Ｄ）を含んでいる。
（Ｄ）を含んでいる。
（Ａ）第１導電型の半導体基体の一主面に素子分離用第
１導電型領域を形成する工程、 （Ｂ）前記半導体基体の一主面で前記素子分離用第１導
電型領域内に素子分離用絶縁膜を形成する工程、 （Ｃ）前記半導体基体の一主面に少なくともソース領域
及びドレイン領域を含む第２導電型領域を形成する工程
、 （Ｄ）前記所定の第２導電型領域と前記所定の素子分離
用第１導電型領域に接する領域と、しきい値電圧を制御
する領域に同一マスクを用いて前記素子分離用第１４電
型領域よりも高濃度の不純物イオンを注入する工程。
１導電型領域を形成する工程、 （Ｂ）前記半導体基体の一主面で前記素子分離用第１導
電型領域内に素子分離用絶縁膜を形成する工程、 （Ｃ）前記半導体基体の一主面に少なくともソース領域
及びドレイン領域を含む第２導電型領域を形成する工程
、 （Ｄ）前記所定の第２導電型領域と前記所定の素子分離
用第１導電型領域に接する領域と、しきい値電圧を制御
する領域に同一マスクを用いて前記素子分離用第１４電
型領域よりも高濃度の不純物イオンを注入する工程。
以下、本発明をマスクＲＯＭ半導体装置に適用した実施
例について具体的に説明する。
例について具体的に説明する。
第１図（Ａ）ないしくＥ）は一実施例を工程順に示す半
導体装置の断面図である。
導体装置の断面図である。
（１）第１図（Ａ）に示されるように、従来の方法によ
ってＰ型基板ｌＯに素子分離用Ｐ′″領域１８とフィー
ルド酸化膜２０を形成する。
ってＰ型基板ｌＯに素子分離用Ｐ′″領域１８とフィー
ルド酸化膜２０を形成する。
（２）同図（Ｂ）に示されるように、入力保護抵抗に対
応するＮ＋拡散抵抗領域１２と入力保護用のＭＯＳＦＥ
Ｔを構成するドレイン用のＮ″）拡散領域１４とソース
用のＮ＋拡散領域１６を同時に形成する。
応するＮ＋拡散抵抗領域１２と入力保護用のＭＯＳＦＥ
Ｔを構成するドレイン用のＮ″）拡散領域１４とソース
用のＮ＋拡散領域１６を同時に形成する。
ソース領域１６上のゲート酸化膜２２にコンタクト孔を
開け、ゲート電極を兼ねるポリシリコン層２４を形成す
る。
開け、ゲート電極を兼ねるポリシリコン層２４を形成す
る。
（３）同図（Ｃ）に示されるように、レジストパターン
２８を形成し、このレジストパターン２８をマスクにし
てボロンイオン注入を行なう。ボロンイオン注入を行な
う領域は、Ｎ＋拡散抵抗領域１２と素子分離用Ｐ″）領
域１８の接合部分、ドレイン領域１４と素子分離用Ｐ＋
領域１８の接合領域、及び図には表わされていないが、
ＲＯＭメモリトランジスタのしきい値電圧を制御するた
めの領域とである。
２８を形成し、このレジストパターン２８をマスクにし
てボロンイオン注入を行なう。ボロンイオン注入を行な
う領域は、Ｎ＋拡散抵抗領域１２と素子分離用Ｐ″）領
域１８の接合部分、ドレイン領域１４と素子分離用Ｐ＋
領域１８の接合領域、及び図には表わされていないが、
ＲＯＭメモリトランジスタのしきい値電圧を制御するた
めの領域とである。
マスクＲＯＭでは、メモリトランジスタの「１」と「０
」を決定するのに、電源電圧でも動作しないトランジス
タを作るためにチャネル部にボロンイオンを注入してし
きい値電圧を上げる。同図（Ｃ）のボロンイオン注入は
このしきい値電圧制御のためのボロンイオン注入のマス
クを用いて、しきい値電圧制御と同時に行なう。このボ
ロンイオン注入は、例えば１７０〜１８０ＫｅＶで１×
１０”／ａｍ”程度の条件で行なう。
」を決定するのに、電源電圧でも動作しないトランジス
タを作るためにチャネル部にボロンイオンを注入してし
きい値電圧を上げる。同図（Ｃ）のボロンイオン注入は
このしきい値電圧制御のためのボロンイオン注入のマス
クを用いて、しきい値電圧制御と同時に行なう。このボ
ロンイオン注入は、例えば１７０〜１８０ＫｅＶで１×
１０”／ａｍ”程度の条件で行なう。
（４）このボロンイオン注入により、同図（Ｄ）に示さ
れるように、Ｎ＋拡散抵抗領域１２と素子分離用Ｐ＋領
域１８の間にＰ＋“領域３０が形成され、ドレイン領域
１４と素子分離用Ｐ′″領域１８の間にＰ ＋ ＋領域
３２が形成される。Ｐ＋“領域３０．３２の不純物濃度
は１０１７／ａｍ３程度である。
れるように、Ｎ＋拡散抵抗領域１２と素子分離用Ｐ＋領
域１８の間にＰ＋“領域３０が形成され、ドレイン領域
１４と素子分離用Ｐ′″領域１８の間にＰ ＋ ＋領域
３２が形成される。Ｐ＋“領域３０．３２の不純物濃度
は１０１７／ａｍ３程度である。
この後、再びゲート酸化膜２２を形成する。
（５）同図（Ｅ）に示されるように、ゲート酸化膜２２
にコンタクト孔を開け、メタル配線２６を形成すること
によって、Ｎ′″拡散抵抗領域１２と保護用のＭＯＳＦ
ＥＴのドレイン領域１４を接続する。
にコンタクト孔を開け、メタル配線２６を形成すること
によって、Ｎ′″拡散抵抗領域１２と保護用のＭＯＳＦ
ＥＴのドレイン領域１４を接続する。
同図（Ｅ）で示される半導体装置の等価回路を表わした
のが第２図で鎖線で囲まれた領域である。
のが第２図で鎖線で囲まれた領域である。
Ｎ＋拡散抵抗領域１２に対応する抵抗６の一端にはＰ
＋ ＋領域３２とＮ＋拡散抵抗領域１２によるＰＮダイ
オード３４が形成され、Ｎ０８ＦＥＴ８と並列にＰ＋１
領域３２とドレイン領域１４によるＰＮダイオード３６
が形成されている。ＰＮダイオード３４．３６の降伏電
圧は７〜９Ｖ程度である。
＋ ＋領域３２とＮ＋拡散抵抗領域１２によるＰＮダイ
オード３４が形成され、Ｎ０８ＦＥＴ８と並列にＰ＋１
領域３２とドレイン領域１４によるＰＮダイオード３６
が形成されている。ＰＮダイオード３４．３６の降伏電
圧は７〜９Ｖ程度である。
本実施例によるＰＮダイオード３４．３６は、いずれか
一方のみを形成するだけでもよい。このような保護回路
は、第２図に示されるような入力保護回路として使用す
ることができる。
一方のみを形成するだけでもよい。このような保護回路
は、第２図に示されるような入力保護回路として使用す
ることができる。
第３図に本実施例に入力信号３８が入力された場合の動
作を示す。
作を示す。
保護ダイオード３４．３６の降伏電圧が７〜９Ｖである
ので、入力信号３８に記号４０−１〜４０−４で示され
るようなサージが入ってきた場合、７〜９ｖのラインＬ
よりも正領域のサージは保護ダイオード３４．３６の降
伏によって基板側へ流してしまうことができる。
ので、入力信号３８に記号４０−１〜４０−４で示され
るようなサージが入ってきた場合、７〜９ｖのラインＬ
よりも正領域のサージは保護ダイオード３４．３６の降
伏によって基板側へ流してしまうことができる。
本発明の方法は、マスクＲＯＭ半導体装置に限らず、し
孝い値電圧を制御するために高濃度のイオン注入を行な
う工程を含む半導体装置の製造方法においては、同様に
適用することができる。
孝い値電圧を制御するために高濃度のイオン注入を行な
う工程を含む半導体装置の製造方法においては、同様に
適用することができる。
（効果）
本発明により形成されるＰＮダイオードでは、その降伏
電圧を保証電源電圧である７ｖの近くにまで下げること
ができる。そして１本発明の方法では降伏電圧の低い保
護ダイオードを形成するための特別な工程を必要とせず
、しきい値電圧を制御するための工程と同時に行なうの
で、製造工程は増えない。
電圧を保証電源電圧である７ｖの近くにまで下げること
ができる。そして１本発明の方法では降伏電圧の低い保
護ダイオードを形成するための特別な工程を必要とせず
、しきい値電圧を制御するための工程と同時に行なうの
で、製造工程は増えない。
第１図（Ａ）ないし同図（Ｅ）は一実施例を工程順に示
す半導体装置の断面図、第２図は同実施例で形成される
保護回路を主として示す等価回路図、第３図は同実施例
の動作を示す波形図、第４図は従来の保護回路を示す回
路図、第５図は第４図の保護回路を実現する装置の断面
図である。 １０・・・・・・Ｐ型基板、 １２・・・・・・Ｎ＋拡散抵抗領域、 １４・・・・・・ドレイン領域、 １６・・・・・・ソース領域、 １８・・・・・・素子分離用Ｐ“領域、３０．３２・・
・・・・高濃度不純物領域。
す半導体装置の断面図、第２図は同実施例で形成される
保護回路を主として示す等価回路図、第３図は同実施例
の動作を示す波形図、第４図は従来の保護回路を示す回
路図、第５図は第４図の保護回路を実現する装置の断面
図である。 １０・・・・・・Ｐ型基板、 １２・・・・・・Ｎ＋拡散抵抗領域、 １４・・・・・・ドレイン領域、 １６・・・・・・ソース領域、 １８・・・・・・素子分離用Ｐ“領域、３０．３２・・
・・・・高濃度不純物領域。
Claims (1)
- （１）以下の（Ａ）ないし（Ｄ）の工程を備えて保護回
路を形成する半導体装置の製造方法。 （Ａ）第１導電型の半導体基体の一主面に素子分離用第
１導電型領域を形成する工程、 （Ｂ）前記半導体基体の一主面で前記素子分離用第１導
電型領域内に素子分離用絶縁膜を形成する工程、 （Ｃ）前記半導体基体の一主面に少なくともソース領域
及びドレイン領域を含む第２導電型領域を形成する工程
、 （Ｄ）前記所定の第２導電型領域と前記所定の素子分離
用第１導電型領域に接する領域と、しきい値電圧を制御
する領域に同一マスクを用いて前記素子分離用第１導電
型領域よりも高濃度の不純物イオンを注入する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61285713A JPS63137478A (ja) | 1986-11-28 | 1986-11-28 | 保護回路をもつ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61285713A JPS63137478A (ja) | 1986-11-28 | 1986-11-28 | 保護回路をもつ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63137478A true JPS63137478A (ja) | 1988-06-09 |
Family
ID=17695065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61285713A Pending JPS63137478A (ja) | 1986-11-28 | 1986-11-28 | 保護回路をもつ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63137478A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH056958A (ja) * | 1990-11-30 | 1993-01-14 | Toshiba Corp | 半導体装置 |
| JPH05160397A (ja) * | 1991-12-10 | 1993-06-25 | Mitsubishi Electric Corp | 入力保護回路 |
| US5594265A (en) * | 1990-11-30 | 1997-01-14 | Kabushiki Kaisha Toshiba | Input protection circuit formed in a semiconductor substrate |
| US5684321A (en) * | 1994-11-10 | 1997-11-04 | Kabushiki Kaisha Toshiba | Semiconductor device having an input protection circuit |
| US5936282A (en) * | 1994-04-13 | 1999-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device having input protection circuit |
| JP2008171754A (ja) * | 2007-01-15 | 2008-07-24 | Fujikura Ltd | 防水コネクタ及びその製造方法 |
| JP2008182258A (ja) * | 2008-03-07 | 2008-08-07 | Mitsumi Electric Co Ltd | 半導体装置 |
-
1986
- 1986-11-28 JP JP61285713A patent/JPS63137478A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH056958A (ja) * | 1990-11-30 | 1993-01-14 | Toshiba Corp | 半導体装置 |
| US5594265A (en) * | 1990-11-30 | 1997-01-14 | Kabushiki Kaisha Toshiba | Input protection circuit formed in a semiconductor substrate |
| US5949109A (en) * | 1990-11-30 | 1999-09-07 | Kabushiki Kaisha Toshiba | Semiconductor device having input protection circuit |
| JPH05160397A (ja) * | 1991-12-10 | 1993-06-25 | Mitsubishi Electric Corp | 入力保護回路 |
| US5936282A (en) * | 1994-04-13 | 1999-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device having input protection circuit |
| US5684321A (en) * | 1994-11-10 | 1997-11-04 | Kabushiki Kaisha Toshiba | Semiconductor device having an input protection circuit |
| JP2008171754A (ja) * | 2007-01-15 | 2008-07-24 | Fujikura Ltd | 防水コネクタ及びその製造方法 |
| JP2008182258A (ja) * | 2008-03-07 | 2008-08-07 | Mitsumi Electric Co Ltd | 半導体装置 |
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