JPS63305545A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS63305545A JPS63305545A JP62142027A JP14202787A JPS63305545A JP S63305545 A JPS63305545 A JP S63305545A JP 62142027 A JP62142027 A JP 62142027A JP 14202787 A JP14202787 A JP 14202787A JP S63305545 A JPS63305545 A JP S63305545A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- circuit device
- semiconductor integrated
- region
- semiconductor region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/911—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using passive elements as protective elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
- H10D84/0119—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs the components including complementary BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に。
バイポーラトランジスタとＭＩＳＦＥＴとを有する半導
体集積回路装置（バイポーラ−ＣＭＯ８ＬＳＩ）に適用
して有効な技術に関するものである。
体集積回路装置（バイポーラ−ＣＭＯ８ＬＳＩ）に適用
して有効な技術に関するものである。
近年、バイポーラトランジスタと相補型ＭＩＳＦＥＴと
を同一基板上に形成したバイポーラ−６ＭＯ８ＬＳＩの
研究開発が盛んに行われている（例えば、■アイ・イー
・ディー・エム、 １９８５年。
を同一基板上に形成したバイポーラ−６ＭＯ８ＬＳＩの
研究開発が盛んに行われている（例えば、■アイ・イー
・ディー・エム、 １９８５年。
テクニカル ダイジェスト 第４２３頁から第４２６頁
（ＩＥＤＭ １９８５．Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅ
ｓｔ ｐｐ、４２３−４２６）。
（ＩＥＤＭ １９８５．Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅ
ｓｔ ｐｐ、４２３−４２６）。
■特開昭６１−６５７２８号公報）。
特願昭６１−６５７３０号においては、このバイポーラ
−ＣＭＯ８ＬＳＩにおける入力保護素子について論じら
れている。この入力保護素子においては、ソース及びゲ
ートが接地されたｒ１チャネルＭ Ｉ Ｓ ＦＥＴが電
圧クランプ用に用いられている。このｎチャネルＭＩＳ
ＦＥＴは、ｐ型のシリコン基板上にｐ型の分離拡散領域
を介して設けられたｐウェル中に設けられている。そし
て、このｎチャネルＭＩＳＦＥＴのドレイン・ソース間
耐圧Ｂ Ｖｏ、以上の正の異常電圧が入力に印加された
時にはドレイン・ソース間を通して電流を接地側に流し
、また、前記ｎチャネルＭＩＳＦＥＴのドレイン領域と
ｐウェルとから成る寄生ダイオードの順方向立上がり電
圧ＶＰ以上の負の異常電圧が入力に印加された時にはこ
の寄生ダイオードを通して入力側に電流を流すことによ
り、内部ゲート回路に異常電圧が印加されるのを防止し
、これによって静電破壊を防止している。また、この入
力保護素子においては、入力信号波形のアンダーシュー
トによる負電圧印加時の基板電流を制限するため、前記
ｎチャネルＭ Ｉ Ｓ ＦＥＴのドレインと入力との間
に多結晶シリコン抵抗が設けられている。
−ＣＭＯ８ＬＳＩにおける入力保護素子について論じら
れている。この入力保護素子においては、ソース及びゲ
ートが接地されたｒ１チャネルＭ Ｉ Ｓ ＦＥＴが電
圧クランプ用に用いられている。このｎチャネルＭＩＳ
ＦＥＴは、ｐ型のシリコン基板上にｐ型の分離拡散領域
を介して設けられたｐウェル中に設けられている。そし
て、このｎチャネルＭＩＳＦＥＴのドレイン・ソース間
耐圧Ｂ Ｖｏ、以上の正の異常電圧が入力に印加された
時にはドレイン・ソース間を通して電流を接地側に流し
、また、前記ｎチャネルＭＩＳＦＥＴのドレイン領域と
ｐウェルとから成る寄生ダイオードの順方向立上がり電
圧ＶＰ以上の負の異常電圧が入力に印加された時にはこ
の寄生ダイオードを通して入力側に電流を流すことによ
り、内部ゲート回路に異常電圧が印加されるのを防止し
、これによって静電破壊を防止している。また、この入
力保護素子においては、入力信号波形のアンダーシュー
トによる負電圧印加時の基板電流を制限するため、前記
ｎチャネルＭ Ｉ Ｓ ＦＥＴのドレインと入力との間
に多結晶シリコン抵抗が設けられている。
シカシながら１本発明者の検討によれば・上述の従来の
バイポーラ−ＣＭＯ３ＬＳＩは、静電破壊強度が低いと
いう問題がある。また、電流制限用の前記多結晶シリコ
ン抵抗は絶縁膜により取り囲まれており、通電時に生じ
る熱の放散を十分に行うことができないため、配線のコ
ンタクト部で焼き切れ不良が多発するという問題もある
。
バイポーラ−ＣＭＯ３ＬＳＩは、静電破壊強度が低いと
いう問題がある。また、電流制限用の前記多結晶シリコ
ン抵抗は絶縁膜により取り囲まれており、通電時に生じ
る熱の放散を十分に行うことができないため、配線のコ
ンタクト部で焼き切れ不良が多発するという問題もある
。
本発明の目的は、静電破壊強度の向上を図ることができ
る技術を提供することにある。
る技術を提供することにある。
本発明の他の目的は、電流制限抵抗の焼き切れ不良の防
止を図ることができる技術を提供することにある。
止を図ることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、第１導電型の半導体領域により分離された第
２導電型の半導体領域中に設けられた第１導電型の拡散
抵抗により入力保護素子の電流制限抵抗を楕成し、かつ
前記第２導電型の半導体領域をフローティング状態とし
ている。
２導電型の半導体領域中に設けられた第１導電型の拡散
抵抗により入力保護素子の電流制限抵抗を楕成し、かつ
前記第２導電型の半導体領域をフローティング状態とし
ている。
上記した手段によれば、第１導電型の拡散抵抗と、第２
導電型の半導体領域と、第１導電型の半導体領域とによ
り、ベースオープンのバイポーラトランジスタが形成さ
れるので、このバイポーラトランジスタにより電圧クラ
ンプを行うことができ、従って静電破壊強度の向上を図
ることができる。また、拡散抵抗は熱伝導の良好な半導
体中に直接設けられているため１通電時に生じる熱の放
散を良好に行うことができ、従って電流制限抵抗の焼き
切れ不良の防止を図ることができる。
導電型の半導体領域と、第１導電型の半導体領域とによ
り、ベースオープンのバイポーラトランジスタが形成さ
れるので、このバイポーラトランジスタにより電圧クラ
ンプを行うことができ、従って静電破壊強度の向上を図
ることができる。また、拡散抵抗は熱伝導の良好な半導
体中に直接設けられているため１通電時に生じる熱の放
散を良好に行うことができ、従って電流制限抵抗の焼き
切れ不良の防止を図ることができる。
以下、本発明の一実施例を図面を用いて具体的に説明す
る。
る。
なお、実施例を説明するための全図において。
同−機能を有するものには同一符号を付け、その繰り返
しの説明は省略する。
しの説明は省略する。
第１図は、本発明の一実施例によるバイポーラ−０ＭＯ
３ＬＳＩを示す断面図であり、スタチックＲＡ Ｍ （
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）への適用
例を示す。
３ＬＳＩを示す断面図であり、スタチックＲＡ Ｍ （
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）への適用
例を示す。
第１図に示すように、本実施例によるバイポーラ−ＣＭ
Ｏ５ＬＳＩによるスタチックＲＡＭは、入力部１周辺回
路部及びメモリセル部を有する。
Ｏ５ＬＳＩによるスタチックＲＡＭは、入力部１周辺回
路部及びメモリセル部を有する。
このバイポーラ−ＣＭＯ８ＬＳＩにおいては。
例えばｐ型シリコン基板のような半導体基板１中に例え
ばｎ゛型の埋め込み層２及び例えばＰ・型の分離拡散領
域３が多数設けられている。また、前記半導体基板１上
には例えばシリコン層のようなエピタキシャル層４が設
けられている。なお、このエピタキシャル層４を成長す
る前の半導体基板１の表面を一点鎖線で示す。このエピ
タキシャル層４中には１例えばｎウェル５及びＰウェル
６がそれぞれ前記埋め込み層２及び分離拡散領域３に対
応して設けられている。前記エピタキシャル層４の表面
には例えば５ｉｎ２膜のようなフィールド絶縁１漠７が
選択的に設けられ、これにより素子分離が行われている
。また、このフィールド絶縁膜７で囲まれた部分におけ
る前記ｎウェル５及びｐウェル６の表面には、例えばＳ
ｉｎ、膜のような絶縁膜８が設けられている。
ばｎ゛型の埋め込み層２及び例えばＰ・型の分離拡散領
域３が多数設けられている。また、前記半導体基板１上
には例えばシリコン層のようなエピタキシャル層４が設
けられている。なお、このエピタキシャル層４を成長す
る前の半導体基板１の表面を一点鎖線で示す。このエピ
タキシャル層４中には１例えばｎウェル５及びＰウェル
６がそれぞれ前記埋め込み層２及び分離拡散領域３に対
応して設けられている。前記エピタキシャル層４の表面
には例えば５ｉｎ２膜のようなフィールド絶縁１漠７が
選択的に設けられ、これにより素子分離が行われている
。また、このフィールド絶縁膜７で囲まれた部分におけ
る前記ｎウェル５及びｐウェル６の表面には、例えばＳ
ｉｎ、膜のような絶縁膜８が設けられている。
前記入力部においては、電気的にフローティング状態に
あるｐウェル６中に例えばｎ・型の半導体領域から成る
拡散抵抗Ｒが設けられ、この拡散抵抗Ｒによって後述の
入力保護素子の電流制限抵抗が構成されている。この拡
散抵抗Ｒは、熱伝導が良好な半導体中に直接設けられて
いるため１通電時に発生する熱を半導体基板１側に迅速
に逃すことにより熱放散を良好に行うことができ、従っ
てこの拡散抵抗Ｒに対するアルミニウム配線ＡＬのコン
タクト部（コンタクトホールを符号Ｃで示す）で焼き切
れ不良が生じるのを防止することができる。この拡散抵
抗Ｒは、例えば２００〜６００Ωの抵抗値を有する。な
お、この拡散抵抗Ｒの平面形状を第２図に示す、この第
２図のＡ−Ａ線に沿っての断面が第１図に示されている
。
あるｐウェル６中に例えばｎ・型の半導体領域から成る
拡散抵抗Ｒが設けられ、この拡散抵抗Ｒによって後述の
入力保護素子の電流制限抵抗が構成されている。この拡
散抵抗Ｒは、熱伝導が良好な半導体中に直接設けられて
いるため１通電時に発生する熱を半導体基板１側に迅速
に逃すことにより熱放散を良好に行うことができ、従っ
てこの拡散抵抗Ｒに対するアルミニウム配線ＡＬのコン
タクト部（コンタクトホールを符号Ｃで示す）で焼き切
れ不良が生じるのを防止することができる。この拡散抵
抗Ｒは、例えば２００〜６００Ωの抵抗値を有する。な
お、この拡散抵抗Ｒの平面形状を第２図に示す、この第
２図のＡ−Ａ線に沿っての断面が第１図に示されている
。
一方、符号９は、例えば多結晶シリコン膜上に例えばタ
ングステンシリサイド（ＷＳｉ、）膜のような高融点金
属シリサイド１漠を設けたポリサイド膜から成るゲート
電極である。なお、このゲート電極９は１例えば多結晶
シリコン膜のみにより構成することも可能である。ｐウ
ェル６中には、このゲート電極９に対して自己整合的に
例えばｎ゛型のソース領域１０及びドレイン領域１１が
設けられている。これらのゲート電極９、ソース領域１
０及びドレイン領域１１によりｎチャネルＭＯ８ＦＥＴ
（ＭＩＳＦＥＴ）Ｑ、が構成されている。このゲート電
極９の側面には１例えばＳｉｏ２のような絶縁物から成
る側壁１２が設けられている。そして、前記ソース領域
１０及びドレイン領域１１のうちの前記側壁１２の下方
の部分には、例えばｎ−型の低不純物濃度部１０ａ、１
１ａが設けられている。すなわち、前記ｎチャネルＭＯ
８ＦＥＴＱ□は、この低不純物濃度部１１ａによりドレ
イン領域１１の近傍の電界を緩和した、いわゆるＬ Ｄ
Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構
造を有する。また、前記ゲート電極９及びソース領域１
０は接地されている。さらに、このｎチャネルＭＯ８Ｆ
ＥＴＱ工が設けられている前記ｐウェル６中には、例え
ばＰ゛型の半導体領域１３がこのｎチャネルＭＯＳＦＥ
ＴＱ工を取り囲むように設けられている。この半導体領
域１３は接地されており、従って前記ｐウェル６も接地
されている。なお、このｎチャネルＭＯ８ＦＥＴＱ、の
平面形状を第３図に示す。この第３図のＢ−Ｂ線に沿っ
ての断面が第１図に示されている。
ングステンシリサイド（ＷＳｉ、）膜のような高融点金
属シリサイド１漠を設けたポリサイド膜から成るゲート
電極である。なお、このゲート電極９は１例えば多結晶
シリコン膜のみにより構成することも可能である。ｐウ
ェル６中には、このゲート電極９に対して自己整合的に
例えばｎ゛型のソース領域１０及びドレイン領域１１が
設けられている。これらのゲート電極９、ソース領域１
０及びドレイン領域１１によりｎチャネルＭＯ８ＦＥＴ
（ＭＩＳＦＥＴ）Ｑ、が構成されている。このゲート電
極９の側面には１例えばＳｉｏ２のような絶縁物から成
る側壁１２が設けられている。そして、前記ソース領域
１０及びドレイン領域１１のうちの前記側壁１２の下方
の部分には、例えばｎ−型の低不純物濃度部１０ａ、１
１ａが設けられている。すなわち、前記ｎチャネルＭＯ
８ＦＥＴＱ□は、この低不純物濃度部１１ａによりドレ
イン領域１１の近傍の電界を緩和した、いわゆるＬ Ｄ
Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構
造を有する。また、前記ゲート電極９及びソース領域１
０は接地されている。さらに、このｎチャネルＭＯ８Ｆ
ＥＴＱ工が設けられている前記ｐウェル６中には、例え
ばＰ゛型の半導体領域１３がこのｎチャネルＭＯＳＦＥ
ＴＱ工を取り囲むように設けられている。この半導体領
域１３は接地されており、従って前記ｐウェル６も接地
されている。なお、このｎチャネルＭＯ８ＦＥＴＱ、の
平面形状を第３図に示す。この第３図のＢ−Ｂ線に沿っ
ての断面が第１図に示されている。
本実施例においては、前記拡散抵抗Ｒの下方における半
導体基板１中に例えばｎ°型の半導体領域１４が設けら
れている。このため、この拡散抵抗Ｒが設けられている
ｐウェル６及び分離拡散領域３は、この半導体領域１４
、埋め込み層２及びｎウェル５によって半導体基板１か
ら完全に分離されている。これによって、入力信号波形
のアンダーシュートにより拡散抵抗Ｒから半導体基板１
に少数キャリアが注入されるのを防止することができる
。
導体基板１中に例えばｎ°型の半導体領域１４が設けら
れている。このため、この拡散抵抗Ｒが設けられている
ｐウェル６及び分離拡散領域３は、この半導体領域１４
、埋め込み層２及びｎウェル５によって半導体基板１か
ら完全に分離されている。これによって、入力信号波形
のアンダーシュートにより拡散抵抗Ｒから半導体基板１
に少数キャリアが注入されるのを防止することができる
。
従って、この入力信号波形のアンダーシュートに起因す
るラッチアップやソフトエラーの発生を防止することが
できる。また、拡散抵抗Ｒと、Ｐウェル６及び分離拡散
領域３と、半導体領域１４とにより寄生バイポーラトラ
ンジスタＱ２が形成されている。この寄生バイポーラト
ランジスタＱ２のベース領域を構成する前記ｐウェル６
及び分離拡散領域３は既述のようにフローティング状態
にあるため、この寄生バイポーラトランジスタＱ２のベ
ースは常時オープン状態にある。この寄生バイポーラト
ランジスタＱ２のコレクタを構成する前記半導体領域１
４は、埋め込み層２と、ｎウェル５中に設けられた例え
ばｎ１型の半導体領域１５とを通じて電源電位ｙｅｅに
接続されている。なお、この半導体領域１４は必ずしも
電源電位Ｖａｃに接続する必要はなく、例えば接地電位
と１を源電位■。どの間の所定のバイアス電位に接続し
てもよい。
るラッチアップやソフトエラーの発生を防止することが
できる。また、拡散抵抗Ｒと、Ｐウェル６及び分離拡散
領域３と、半導体領域１４とにより寄生バイポーラトラ
ンジスタＱ２が形成されている。この寄生バイポーラト
ランジスタＱ２のベース領域を構成する前記ｐウェル６
及び分離拡散領域３は既述のようにフローティング状態
にあるため、この寄生バイポーラトランジスタＱ２のベ
ースは常時オープン状態にある。この寄生バイポーラト
ランジスタＱ２のコレクタを構成する前記半導体領域１
４は、埋め込み層２と、ｎウェル５中に設けられた例え
ばｎ１型の半導体領域１５とを通じて電源電位ｙｅｅに
接続されている。なお、この半導体領域１４は必ずしも
電源電位Ｖａｃに接続する必要はなく、例えば接地電位
と１を源電位■。どの間の所定のバイアス電位に接続し
てもよい。
第４図に示すように、本実施例においては、前記拡散抵
抗Ｒ１前記ｎチャネルＭＯ５ＦＥＴＱ、、前記ドレイン
領域１１とｐウェル６とから成る寄生ダイオードＤ及び
寄生バイポーラトランジスタＱ２により入力保護素子力
’４９成されている。この入力保護素子においては、ｎ
チャネルＭ Ｉ Ｓ ＦＥＴＱｌのドレイン・ソース間
耐圧Ｂ Ｖ、、以上の正の異常電圧が入力に印加された
時にはトレイン・ソース間を通して電流を接地側に流し
、また、前記寄生ダイオードＤの順方向立上がり電圧ｖ
Ｐ以上の負の異常電圧が入力に印加された時にはこの寄
生ダイオードを通して入力側に電流を流すことにより、
内部ゲート回路（入力バッファ）に異常電圧が印加され
るのを防止し、これによって静電破壊を防止することが
できる。さらに、本実施例においては、ベースオープン
の寄生バイポーラトランジスタＱ２も電圧クランプ素子
として機能する。
抗Ｒ１前記ｎチャネルＭＯ５ＦＥＴＱ、、前記ドレイン
領域１１とｐウェル６とから成る寄生ダイオードＤ及び
寄生バイポーラトランジスタＱ２により入力保護素子力
’４９成されている。この入力保護素子においては、ｎ
チャネルＭ Ｉ Ｓ ＦＥＴＱｌのドレイン・ソース間
耐圧Ｂ Ｖ、、以上の正の異常電圧が入力に印加された
時にはトレイン・ソース間を通して電流を接地側に流し
、また、前記寄生ダイオードＤの順方向立上がり電圧ｖ
Ｐ以上の負の異常電圧が入力に印加された時にはこの寄
生ダイオードを通して入力側に電流を流すことにより、
内部ゲート回路（入力バッファ）に異常電圧が印加され
るのを防止し、これによって静電破壊を防止することが
できる。さらに、本実施例においては、ベースオープン
の寄生バイポーラトランジスタＱ２も電圧クランプ素子
として機能する。
すなわち、ベースオープン時のコレクタ・エミッタ間耐
圧Ｂｖｃｇｏ以上の正の異常電圧が入力に印加された時
にはこのコレクタ・エミッタ間を通して電ｇ電位ｖｃｃ
側に電流を流すことにより、内部ゲート回路に異常電圧
が印加されるのを防止することができる。従って、静電
破壊強度の向上を図ることができる。
圧Ｂｖｃｇｏ以上の正の異常電圧が入力に印加された時
にはこのコレクタ・エミッタ間を通して電ｇ電位ｖｃｃ
側に電流を流すことにより、内部ゲート回路に異常電圧
が印加されるのを防止することができる。従って、静電
破壊強度の向上を図ることができる。
次に、前記周辺回路部においては、ｎウェル５中に例え
ばｐ型のベース領域１６が設けられ、さらにこのベース
領域１６中に例えばｎ°型のエミッタ領域１７が設けら
れている。そして、このエミッタ領域１７と、ベース領
域１６と、このベース領域１６の下方のｎウェル５及び
埋め込み層２とにより、ｎｐｎ型バイポーラトランジス
タＱ３が構成されている。なお、このｎｐｎ型バイポー
ラトランジスタＱ、の平面形状を第５図に示す。この第
５図のＤ−Ｄ線に沿っての断面が第１図に示されている
。
ばｐ型のベース領域１６が設けられ、さらにこのベース
領域１６中に例えばｎ°型のエミッタ領域１７が設けら
れている。そして、このエミッタ領域１７と、ベース領
域１６と、このベース領域１６の下方のｎウェル５及び
埋め込み層２とにより、ｎｐｎ型バイポーラトランジス
タＱ３が構成されている。なお、このｎｐｎ型バイポー
ラトランジスタＱ、の平面形状を第５図に示す。この第
５図のＤ−Ｄ線に沿っての断面が第１図に示されている
。
また、ｎウェル６中には、絶縁ｗＡＢ上に設けられたゲ
ートｔｉｌ極９に対して自己整合的に例えばｎ°型のソ
ース領域１８及びドレイン領域１９が設けられている。
ートｔｉｌ極９に対して自己整合的に例えばｎ°型のソ
ース領域１８及びドレイン領域１９が設けられている。
これらのゲート電極９、ソース領域１８及びドレイン領
域１９によりｎチャネルＭＯ５ＦＥＴ（ＭＩＳＦＥＴ）
Ｑ、が構成されている。これらのソース領域１８及びド
レイン領域１９のうちの側壁１２の下方の部分には１例
えばｎ−型の低不純物濃度部１８ａ、１９ａが設けられ
ている。従って、このｎチャネルＭＯ３ＦＥＴＱ、は、
前記ｎチャネルＭＯ８ＦＥＴＱ、と同様に、この低不純
物濃度部１９ａによりドレイン領域１９の近傍の電界を
緩和したＬＤＤ構造を有する。なお、このｎチャネルＭ
Ｏ３ＦＥＴＱ、の平面形状を第６図に示す、この第６図
のＥ−Ｅ線に沿っての断面が第１図に示されている。さ
らに、このｎチャネルＭＯ８ＦＥＴＱ４が設けられてい
るｐウェル６に隣接するｎウェル５中には、ゲート電極
９に対して自己整合的に例えばρ゛型のソース領域２０
及びドレイン領域２１が設けられている。これらのゲー
ト電極９、ソース領域２０及びドレイン領域２１により
ｐチャネルＭＯ８ＦＥＴ（ＭＩ ５ＦＥＴ）ＱＳが構成
されている。これらのソース領域２０及びドレイン領域
２１のうちの側ｕ１２の下方の部分には、例えばｐ−型
の低不純物濃度部２０ａ、２１ａが設けられている。従
って、このｐチャネルＭＯ８ＦＥＴＱ、も、この低不純
物濃度部２１ａによりドレイン領域２１の近傍の電界を
緩和したＬＤＤ構造を有する。なお、このｐチャネルＭ
Ｏ３ＦＥＴＱ、の平面形状を第７図に示す。
域１９によりｎチャネルＭＯ５ＦＥＴ（ＭＩＳＦＥＴ）
Ｑ、が構成されている。これらのソース領域１８及びド
レイン領域１９のうちの側壁１２の下方の部分には１例
えばｎ−型の低不純物濃度部１８ａ、１９ａが設けられ
ている。従って、このｎチャネルＭＯ３ＦＥＴＱ、は、
前記ｎチャネルＭＯ８ＦＥＴＱ、と同様に、この低不純
物濃度部１９ａによりドレイン領域１９の近傍の電界を
緩和したＬＤＤ構造を有する。なお、このｎチャネルＭ
Ｏ３ＦＥＴＱ、の平面形状を第６図に示す、この第６図
のＥ−Ｅ線に沿っての断面が第１図に示されている。さ
らに、このｎチャネルＭＯ８ＦＥＴＱ４が設けられてい
るｐウェル６に隣接するｎウェル５中には、ゲート電極
９に対して自己整合的に例えばρ゛型のソース領域２０
及びドレイン領域２１が設けられている。これらのゲー
ト電極９、ソース領域２０及びドレイン領域２１により
ｐチャネルＭＯ８ＦＥＴ（ＭＩ ５ＦＥＴ）ＱＳが構成
されている。これらのソース領域２０及びドレイン領域
２１のうちの側ｕ１２の下方の部分には、例えばｐ−型
の低不純物濃度部２０ａ、２１ａが設けられている。従
って、このｐチャネルＭＯ８ＦＥＴＱ、も、この低不純
物濃度部２１ａによりドレイン領域２１の近傍の電界を
緩和したＬＤＤ構造を有する。なお、このｐチャネルＭ
Ｏ３ＦＥＴＱ、の平面形状を第７図に示す。
この第７図のＦ−Ｅ線に沿っての断面が第１図に示され
ている。このｐチャネルＭＯＳＦＥＴＱ。
ている。このｐチャネルＭＯＳＦＥＴＱ。
と１前記ｎチャネルＭＯ５ＦＥＴＱ４とにより０ＭＯ８
（相補型ＭＩＳＦＥＴ）が構成されている。そして、第
８図に、前記ＣＭＯ５と、２個の前記ｎｐｎ型バイポー
ラトランジスタＱ、、Ｑ、’と、ｎチャネルＭＯＳＦＥ
ＴＱ、、Ｑ、（第１図においては図示せず）とによりイ
ンバータ回路を構成した例を示す、このようなバイポー
ラトランジスタとＣＭＯ５を複合した論理回路及びＣＭ
Ｏ５論理回路等によって周辺回路が構成されている６次
に、第９図は、メモリセル部の要部を示す拡大平面図で
ある。なお、この第９図のＧ−Ｇ線に沿っての断面が第
１図に図示されている、第１０図に示すように、このメ
モリセルは高抵抗多結晶シリコン抵抗Ｒ□、Ｒ２及びｎ
チャネルＭＯＳＦＥＴＱ、〜Ｑ１１から成り、フリップ
フロップ構成を有している。なお、第１０図において、
Ｗはワード線であり、万、Ｄはデータ線である。
（相補型ＭＩＳＦＥＴ）が構成されている。そして、第
８図に、前記ＣＭＯ５と、２個の前記ｎｐｎ型バイポー
ラトランジスタＱ、、Ｑ、’と、ｎチャネルＭＯＳＦＥ
ＴＱ、、Ｑ、（第１図においては図示せず）とによりイ
ンバータ回路を構成した例を示す、このようなバイポー
ラトランジスタとＣＭＯ５を複合した論理回路及びＣＭ
Ｏ５論理回路等によって周辺回路が構成されている６次
に、第９図は、メモリセル部の要部を示す拡大平面図で
ある。なお、この第９図のＧ−Ｇ線に沿っての断面が第
１図に図示されている、第１０図に示すように、このメ
モリセルは高抵抗多結晶シリコン抵抗Ｒ□、Ｒ２及びｎ
チャネルＭＯＳＦＥＴＱ、〜Ｑ１１から成り、フリップ
フロップ構成を有している。なお、第１０図において、
Ｗはワード線であり、万、Ｄはデータ線である。
第９図に示すように、前記ｎチャネルＭＯ８ＦＥＴＱ、
は、ゲート電極９と同様にポリサイド膜から成るワード
ＭｅＷと、ｐウェル６中においてこのワードＭＷに対し
て自己整合的に設けられた例えばｎ°型のソース領域２
２及びドレイン領域２３とから成る。同様に、前記ｎチ
ャネルＭＯ５ＦＥＴＱ、は、前記ワード線Ｗと、ｐウェ
ル６中においてこのワード線Ｗに対して自己整合的に設
けられた例えばｎ゛型のソース領域２４及びドレイン領
域２５とから成る。また、前記ｎチャネルＭＯ５ＦＥＴ
Ｑ□０は、ゲートｍｔ４ｉ！９と、ｐウェル６中におい
てこのゲート電極９に対して自己整合的に設けられた例
えばｎ゛型のソース領域２６及びドレイン領域２７とか
ら成る。同様に、前記ｎチャネルＭＯ８ＦＥＴＱ１．は
、ゲート電極９と、Ｐウェル６中においてこのゲート電
極９に対して自己整合的に設けられた例えばｎ゛型のソ
ース領域２８及びドレイン領域２９とから成る。第１図
に示すように、これらのソース領域２６．２８及びドレ
イン領域２７．２９は低不純物濃度部２６ａ 、 ２８
ａ 、 ２７ａ、２９ａを有し、従って前記ｎチャネル
ＭＯ８ＦＥＴＱ、、、Ｑ、、は、これらの低不純物濃度
部２７ａ、２９ａによりドレイン領域２７、２９の近傍
の電界を緩和したＬＤＤ＄ｔＩｌ造を有する。なお、第
１図においては図示されていないが、前記ｎチャネルＭ
Ｏ３ＦＥＴＱ、、Ｑ、も同様にＬＤＤ構造を有している
。
は、ゲート電極９と同様にポリサイド膜から成るワード
ＭｅＷと、ｐウェル６中においてこのワードＭＷに対し
て自己整合的に設けられた例えばｎ°型のソース領域２
２及びドレイン領域２３とから成る。同様に、前記ｎチ
ャネルＭＯ５ＦＥＴＱ、は、前記ワード線Ｗと、ｐウェ
ル６中においてこのワード線Ｗに対して自己整合的に設
けられた例えばｎ゛型のソース領域２４及びドレイン領
域２５とから成る。また、前記ｎチャネルＭＯ５ＦＥＴ
Ｑ□０は、ゲートｍｔ４ｉ！９と、ｐウェル６中におい
てこのゲート電極９に対して自己整合的に設けられた例
えばｎ゛型のソース領域２６及びドレイン領域２７とか
ら成る。同様に、前記ｎチャネルＭＯ８ＦＥＴＱ１．は
、ゲート電極９と、Ｐウェル６中においてこのゲート電
極９に対して自己整合的に設けられた例えばｎ゛型のソ
ース領域２８及びドレイン領域２９とから成る。第１図
に示すように、これらのソース領域２６．２８及びドレ
イン領域２７．２９は低不純物濃度部２６ａ 、 ２８
ａ 、 ２７ａ、２９ａを有し、従って前記ｎチャネル
ＭＯ８ＦＥＴＱ、、、Ｑ、、は、これらの低不純物濃度
部２７ａ、２９ａによりドレイン領域２７、２９の近傍
の電界を緩和したＬＤＤ＄ｔＩｌ造を有する。なお、第
１図においては図示されていないが、前記ｎチャネルＭ
Ｏ３ＦＥＴＱ、、Ｑ、も同様にＬＤＤ構造を有している
。
第１図に示すように、このメモリセル部の下方における
半導体基板１中にも半導体領域１４が設けられ、従って
この半導体領域１４と、埋め込み層２と、ｎウェル５と
によりメモリセル部が取り囲まれた構造となっている。
半導体基板１中にも半導体領域１４が設けられ、従って
この半導体領域１４と、埋め込み層２と、ｎウェル５と
によりメモリセル部が取り囲まれた構造となっている。
これによって、仮に何らかの原因で半導体基板１中に少
数キャリアが注入され、この少数キャリアがメモリセル
部側に移動しても、メモリセル部に少数キャリアが到達
するのを防止することができるので、メモリの破壊を防
止することができる。
数キャリアが注入され、この少数キャリアがメモリセル
部側に移動しても、メモリセル部に少数キャリアが到達
するのを防止することができるので、メモリの破壊を防
止することができる。
前記高抵抗多結晶シリコン抵抗Ｒ１、Ｒ２（第１図にお
いては図示せず）は二層目の多結晶シリコン膜により構
成され、電源電位ｖｃｃ供給用の多結晶シリコン配線３
０と一体的に設けられている。また、第９図において、
符号３１は例えばポリサイド膜から成る接地配線であり
、コンタクトホールＣを通じて接地電位供給用の配線Ａ
Ｌに接続されている。
いては図示せず）は二層目の多結晶シリコン膜により構
成され、電源電位ｖｃｃ供給用の多結晶シリコン配線３
０と一体的に設けられている。また、第９図において、
符号３１は例えばポリサイド膜から成る接地配線であり
、コンタクトホールＣを通じて接地電位供給用の配線Ａ
Ｌに接続されている。
なお、第１図において、符号３２はパッシベーション用
の絶縁膜である。
の絶縁膜である。
本実施例によるバイポーラ−０ＭＯ８ＬＳＩによるスタ
チックＲＡＭは、入力信号のＨレベルの最大値が約６Ｖ
（ｆｆｉ源電位ｖｃｃよりも大きい）であり、Ｌレベル
の最小値が約−３ＶであるＭＯＳスタチックＲＡＭと入
出力をコンパチブルにすることができる。
チックＲＡＭは、入力信号のＨレベルの最大値が約６Ｖ
（ｆｆｉ源電位ｖｃｃよりも大きい）であり、Ｌレベル
の最小値が約−３ＶであるＭＯＳスタチックＲＡＭと入
出力をコンパチブルにすることができる。
次に、上述のように構成されたバイポーラ−６ＭＯ３Ｌ
ＳＩの製造方法の一例について説明する。
ＳＩの製造方法の一例について説明する。
第１１図に示すように、まず半導体基板１の表面に例え
ば５ｉｎ２膜のような絶Ｉ＃ｒＪＩＸ３３を形成し、こ
の絶縁膜３３をエツチングにより所定形状にパターンニ
ングした後、このパターンニングされた絶縁膜３３をマ
スクとして半導体基板１中に例えばドーズｆｆ１１０１
３／ｆｆｌ程度の条件で例えばリンのようなｎ型不純物
をイオン打ち込みすることにより、半導体領域１４を形
成する・この後、前記絶縁膜３３をエツチング除去する
。
ば５ｉｎ２膜のような絶Ｉ＃ｒＪＩＸ３３を形成し、こ
の絶縁膜３３をエツチングにより所定形状にパターンニ
ングした後、このパターンニングされた絶縁膜３３をマ
スクとして半導体基板１中に例えばドーズｆｆ１１０１
３／ｆｆｌ程度の条件で例えばリンのようなｎ型不純物
をイオン打ち込みすることにより、半導体領域１４を形
成する・この後、前記絶縁膜３３をエツチング除去する
。
次に第１２図に示すように、イオン打ち込み。
拡散等により半導体基板１中に埋め込み層２及び分離拡
散領域３を形成した後、この半導体基板１上に例えばエ
ピタキシャル成長によりエピタキシャル層４を形成する
１次に、このエピタキシャル層４中に例えばそれぞれｎ
型不純物及びｎ型不純物をイオン打ち込みすることによ
りｎウェル５及びｐウェル６を形成する。次に、例えば
選択酸化により前記エピタキシャル層４の表面にフィー
ルド絶縁膜７を形成する。次に、前記フィールド絶縁膜
７で囲まれたｎウェル５及びｐウェル６の表面に例えば
熱酸化により絶縁膜８を形成する。次に、例えばＣＶ
Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）法により全面に多結晶シリコン膜を形成し、こ
の多結晶シリコン膜に例えばリンのようなｎ型不純物を
拡散等によりドープして低抵抗化した後、例えばＣＶＤ
法により全面に高融点金属シリサイド膜を形成する１次
に、これらの高融点金属シリサイド膜及び前記多結晶シ
リコン膜を例えば反応性イオンエツチング（ＲＩＥ）の
ような異方性エツチングにより順次パターンニングして
、ゲート電極９を形成する。このとき、第９図で示した
ワード線Ｗも、同時に形成される０次に、例えばリンの
ようなｎ型不純物を前記ｎウェル５中に選択的にイオン
打ち込みすることにより半導体領域１５を形成する。
散領域３を形成した後、この半導体基板１上に例えばエ
ピタキシャル成長によりエピタキシャル層４を形成する
１次に、このエピタキシャル層４中に例えばそれぞれｎ
型不純物及びｎ型不純物をイオン打ち込みすることによ
りｎウェル５及びｐウェル６を形成する。次に、例えば
選択酸化により前記エピタキシャル層４の表面にフィー
ルド絶縁膜７を形成する。次に、前記フィールド絶縁膜
７で囲まれたｎウェル５及びｐウェル６の表面に例えば
熱酸化により絶縁膜８を形成する。次に、例えばＣＶ
Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）法により全面に多結晶シリコン膜を形成し、こ
の多結晶シリコン膜に例えばリンのようなｎ型不純物を
拡散等によりドープして低抵抗化した後、例えばＣＶＤ
法により全面に高融点金属シリサイド膜を形成する１次
に、これらの高融点金属シリサイド膜及び前記多結晶シ
リコン膜を例えば反応性イオンエツチング（ＲＩＥ）の
ような異方性エツチングにより順次パターンニングして
、ゲート電極９を形成する。このとき、第９図で示した
ワード線Ｗも、同時に形成される０次に、例えばリンの
ようなｎ型不純物を前記ｎウェル５中に選択的にイオン
打ち込みすることにより半導体領域１５を形成する。
次に第１３図に示すように、ゲート電極９及びワード線
Ｗをマスクとしてｎウェル６中に例えばリンのようなｎ
型不純物を例えばドーズｆｆ１ｌＯ”／ａＩ！程度の条
件で選択的にイオン打ち込みすることにより低不純物濃
度部１０ａ、１１ａ、１８ａ、１９ａ、２６ａ、２７ａ
、２８ａ、２９ａ等を形成する。次に、同様にしてゲー
ト電極９をマスクとしてｎウェル５中に例えばホウ素の
ようなｎ型不純物を例えばドーズ景１０”３／ａＪ程度
の条件で選択的にイオン打ち込みすることにより低不純
物濃度部２０ａ、２１ａを形成する０次に、例えばＣＶ
Ｄ法により全面に例えばＳｕｎ、膜のような絶縁膜を形
成した後、例えばＲＩＥによりこの絶縁膜を基板表面と
垂直方向に異方性エツチングすることによって、前記ゲ
ート電極９及びワードｇｗの側面に側壁１２を形成する
。
Ｗをマスクとしてｎウェル６中に例えばリンのようなｎ
型不純物を例えばドーズｆｆ１ｌＯ”／ａＩ！程度の条
件で選択的にイオン打ち込みすることにより低不純物濃
度部１０ａ、１１ａ、１８ａ、１９ａ、２６ａ、２７ａ
、２８ａ、２９ａ等を形成する。次に、同様にしてゲー
ト電極９をマスクとしてｎウェル５中に例えばホウ素の
ようなｎ型不純物を例えばドーズ景１０”３／ａＪ程度
の条件で選択的にイオン打ち込みすることにより低不純
物濃度部２０ａ、２１ａを形成する０次に、例えばＣＶ
Ｄ法により全面に例えばＳｕｎ、膜のような絶縁膜を形
成した後、例えばＲＩＥによりこの絶縁膜を基板表面と
垂直方向に異方性エツチングすることによって、前記ゲ
ート電極９及びワードｇｗの側面に側壁１２を形成する
。
次に第１図に示すように、前記ｎウェル５中に例えばホ
ウ素のようなｎ型不純物を選択的にイオン打ち込みする
ことによりベース領域１６を形成する０次に、前記側壁
１２をマスクとしてｎウェル６中に例えばヒ素のような
ｎ型不純物を例えばドーズ：ｆｌＯ”／ａＪ程度の条件
で選択的にイオン打ち込みすることにより、この側壁１
２に対して自己整合的にソース領域１０．１８．２６．
２８及びドレイン領域１１．１９．２７．２９を形成す
る。例えば、このイオン打ち込みの際に拡散抵抗Ｒも同
時に形成する。
ウ素のようなｎ型不純物を選択的にイオン打ち込みする
ことによりベース領域１６を形成する０次に、前記側壁
１２をマスクとしてｎウェル６中に例えばヒ素のような
ｎ型不純物を例えばドーズ：ｆｌＯ”／ａＪ程度の条件
で選択的にイオン打ち込みすることにより、この側壁１
２に対して自己整合的にソース領域１０．１８．２６．
２８及びドレイン領域１１．１９．２７．２９を形成す
る。例えば、このイオン打ち込みの際に拡散抵抗Ｒも同
時に形成する。
次に、この側壁１２をマスクとしてｎウェル５中に例え
ばホウ素のようなＰ型不純物を例えばドーズ１：１０１
ｓ／ｃｊ程度の条件で選択的にイオン打ち込□ みする
ことにより、この側壁１２に対して自己整合的にソース
領域２０及びドレイン領域２１を形成する。
ばホウ素のようなＰ型不純物を例えばドーズ１：１０１
ｓ／ｃｊ程度の条件で選択的にイオン打ち込□ みする
ことにより、この側壁１２に対して自己整合的にソース
領域２０及びドレイン領域２１を形成する。
例えば、このイオン打ち込みの際に半導体領域１３も同
時に形成する。この後１例えばヒ素のようなｎ型不純物
のイオン打ち込みにより、エミッタ領域１７を形成する
。
時に形成する。この後１例えばヒ素のようなｎ型不純物
のイオン打ち込みにより、エミッタ領域１７を形成する
。
次に、全面に例えば５ｕｎ２膜のような絶縁膜（図示せ
ず）を形成した後、この絶縁膜上に多結晶シリコン膜を
形成する０次に、この多結晶シリコン膜のうち、後に抵
抗Ｒ，Ｒ２となるべき部分を含む領域の表面を例えばＳ
ｉｎ、膜のような絶縁膜から成るマスクにより覆い、こ
の状態でこのマスクを用いて前記多結晶シリコン膜中に
例えばヒ素のようなｎ型不純物をイオン打ち込みするこ
とにより低抵抗化する。次に、前記マスクをエツチング
除去した後、前記多結晶シリコン膜をエッチンングによ
りパターンニングして、多結晶シリコン配線３０及び抵
抗Ｒ８、Ｒ２を形成する。この後、全面にパッシベーシ
ョン用の絶縁膜３２を形成した後、この絶縁膜３２にコ
ンタトクホールＣを形成する。
ず）を形成した後、この絶縁膜上に多結晶シリコン膜を
形成する０次に、この多結晶シリコン膜のうち、後に抵
抗Ｒ，Ｒ２となるべき部分を含む領域の表面を例えばＳ
ｉｎ、膜のような絶縁膜から成るマスクにより覆い、こ
の状態でこのマスクを用いて前記多結晶シリコン膜中に
例えばヒ素のようなｎ型不純物をイオン打ち込みするこ
とにより低抵抗化する。次に、前記マスクをエツチング
除去した後、前記多結晶シリコン膜をエッチンングによ
りパターンニングして、多結晶シリコン配線３０及び抵
抗Ｒ８、Ｒ２を形成する。この後、全面にパッシベーシ
ョン用の絶縁膜３２を形成した後、この絶縁膜３２にコ
ンタトクホールＣを形成する。
次に、全面に例えばアルミニウム膜を形成し、このアル
ミニウム膜をエツチングによりパターンニングして所定
の配線ＡＬ及びデータ線り、Ｄを形成し、これによって
目的とするバイポーラ−ＣＭＯ５ＬＳＩを完Ｉ戊さ士七
る。
ミニウム膜をエツチングによりパターンニングして所定
の配線ＡＬ及びデータ線り、Ｄを形成し、これによって
目的とするバイポーラ−ＣＭＯ５ＬＳＩを完Ｉ戊さ士七
る。
以上１本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
例えば、拡散抵抗Ｒの平面形状は第２図と異なる形状と
することも可能である。また、前記ＭＯ８ＦＥＴＱ、、
、Ｑ、〜Ｑ ｚ ｉは必ずしもＬ Ｄ Ｄ ４Ｗ造とす
る必要はなく１例えば、前記Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ
ｌは、ｎ一層１０ａ、ｌｌａを有さないいわゆるシン
グルドレイン構造にし、前記ＭｒＳＦＥＴＱ、〜Ｑ１□
はＬＤＤ構造とすることも可能である。
することも可能である。また、前記ＭＯ８ＦＥＴＱ、、
、Ｑ、〜Ｑ ｚ ｉは必ずしもＬ Ｄ Ｄ ４Ｗ造とす
る必要はなく１例えば、前記Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ
ｌは、ｎ一層１０ａ、ｌｌａを有さないいわゆるシン
グルドレイン構造にし、前記ＭｒＳＦＥＴＱ、〜Ｑ１□
はＬＤＤ構造とすることも可能である。
さらに、前記ｎｐｎ型バイポーラトランジスタＱ、の代
わりに、ｐｎｐ型バイポーラトランジスタを用いること
も勿論可能である。さらにまた、」二連の実施例におい
ては、本発明をバイポーラ−６ＭＯ３によるスタチック
ＲＡＭに適用した場合について説明したが１本発明は、
バイポーラ−０ＭＯ８によるゲートアレイ等の各種ＬＳ
Ｉに適用することができる。
わりに、ｐｎｐ型バイポーラトランジスタを用いること
も勿論可能である。さらにまた、」二連の実施例におい
ては、本発明をバイポーラ−６ＭＯ３によるスタチック
ＲＡＭに適用した場合について説明したが１本発明は、
バイポーラ−０ＭＯ８によるゲートアレイ等の各種ＬＳ
Ｉに適用することができる。
本願において開示される発明のうち代表的なものによっ
て１１）られる効果を簡単に説明すれば、下記のとおり
である。
て１１）られる効果を簡単に説明すれば、下記のとおり
である。
すなわち、静電破壊強度の向上を図ることができるとと
もに、入力保護素子の電流制限抵抗の焼き切れ不良を防
止することができる。
もに、入力保護素子の電流制限抵抗の焼き切れ不良を防
止することができる。
第１図は１本発明の一実施例によるバイポーラ−ＣＭＯ
８ＬＳＩを示す断面図。 第２図は、第１図に示すバイポーラ−０ＭＯ８ＬＳＩに
おける入力保護素子の電流制限抵抗の平面図、 ｆ５３図は、第１図に示すバイポーラ−ＣＭＯ５ＬＳＩ
における入力保護素子のｎチャネルＭＯ３ＦＥＴの平面
図。 第４図は、第１図に示すバイポーラ−ＣＭＯ５ＬＳＩに
おける入力保護素子の等価回路を示す回路図。 第５図は、第１図に示すバイポーラ−ＣＭＯ５ＬＳＩに
おける周辺回路部のｎｐｎ型バイポーラトランジスタの
平面図。 第６図は、第１図に示すバイポーラ−ＣＭＯ５ＬＳＩに
おける周辺回路部のｎチャネルＭＯ５ＦＥＴの平面図。 第７図は、第１図に示すバイポーラ−ＣＭＯ５ＬＳＩに
おける周辺回路部のｐチャネルＭＯ８ＦＥＴの平面図。 第８図は、第１図に示すバイポーラ−ＣＭＯ３ＬＳＩに
おける周辺回路を構成するインバータ回路の等価回路を
示す回路図、 第９図は、第１図に示すバイポーラ−ＣＭＯ５ＬＳＩに
おけるメモリセル部の要部を示す拡大平面図、 第１０図は、第１図に示すバイポーラ＝ＣＭＯ５ＬＳＩ
におけるメモリセルの等価回路を示す回路図、 第１１図〜第１３図は、第１図に示すバイポーラ−ＣＭ
Ｏ５ＬＳＩの製造方法の一例を工程順に説明するための
断面図である。 図中、１・・・半導体基板、２・・・埋め込み層、３・
・・分離拡散領域、４・・エピタキシャル層、５・・・
ｎウェル、６・・・ｐウェル、７・・・フィールド絶縁
膜、９・・ゲート電極、ｔｏ、 ｉａ、２０．２２．２
４．２６．２８・・・ソース領域、１１．１９．２１．
２３．２５．２７．２９・・・ドレイン領域、１２・・
・側壁、１４・・・半導体領域、１６・・・ベース領域
、１７・・エミッタ領域、Ｒ・・・拡散抵抗（電流制限
抵抗）、Ｑ、、Ｑ、〜Ｑ、、−ｎチャネ／Ｌ／ＭＯ５Ｆ
ＥＴ、Ｑ２・・ｎｐｎ型バイポーラトランジスタ、Ｑ３
・・・寄生ｎｐｎ型バイポーラトランジスタ、Ｑｓ・・
・ｐチャネルＭＯ８ＦＥＴである。
８ＬＳＩを示す断面図。 第２図は、第１図に示すバイポーラ−０ＭＯ８ＬＳＩに
おける入力保護素子の電流制限抵抗の平面図、 ｆ５３図は、第１図に示すバイポーラ−ＣＭＯ５ＬＳＩ
における入力保護素子のｎチャネルＭＯ３ＦＥＴの平面
図。 第４図は、第１図に示すバイポーラ−ＣＭＯ５ＬＳＩに
おける入力保護素子の等価回路を示す回路図。 第５図は、第１図に示すバイポーラ−ＣＭＯ５ＬＳＩに
おける周辺回路部のｎｐｎ型バイポーラトランジスタの
平面図。 第６図は、第１図に示すバイポーラ−ＣＭＯ５ＬＳＩに
おける周辺回路部のｎチャネルＭＯ５ＦＥＴの平面図。 第７図は、第１図に示すバイポーラ−ＣＭＯ５ＬＳＩに
おける周辺回路部のｐチャネルＭＯ８ＦＥＴの平面図。 第８図は、第１図に示すバイポーラ−ＣＭＯ３ＬＳＩに
おける周辺回路を構成するインバータ回路の等価回路を
示す回路図、 第９図は、第１図に示すバイポーラ−ＣＭＯ５ＬＳＩに
おけるメモリセル部の要部を示す拡大平面図、 第１０図は、第１図に示すバイポーラ＝ＣＭＯ５ＬＳＩ
におけるメモリセルの等価回路を示す回路図、 第１１図〜第１３図は、第１図に示すバイポーラ−ＣＭ
Ｏ５ＬＳＩの製造方法の一例を工程順に説明するための
断面図である。 図中、１・・・半導体基板、２・・・埋め込み層、３・
・・分離拡散領域、４・・エピタキシャル層、５・・・
ｎウェル、６・・・ｐウェル、７・・・フィールド絶縁
膜、９・・ゲート電極、ｔｏ、 ｉａ、２０．２２．２
４．２６．２８・・・ソース領域、１１．１９．２１．
２３．２５．２７．２９・・・ドレイン領域、１２・・
・側壁、１４・・・半導体領域、１６・・・ベース領域
、１７・・エミッタ領域、Ｒ・・・拡散抵抗（電流制限
抵抗）、Ｑ、、Ｑ、〜Ｑ、、−ｎチャネ／Ｌ／ＭＯ５Ｆ
ＥＴ、Ｑ２・・ｎｐｎ型バイポーラトランジスタ、Ｑ３
・・・寄生ｎｐｎ型バイポーラトランジスタ、Ｑｓ・・
・ｐチャネルＭＯ８ＦＥＴである。
Claims (1)
- 【特許請求の範囲】 １、バイポーラトランジスタとＭＩＳＦＥＴとを有する
半導体集積回路装置であって、第１導電型の半導体領域
により分離された第２導電型の半導体領域中に設けられ
た第１導電型の拡散抵抗により入力保護素子の電流制限
抵抗を構成し、かつ前記第２導電型の半導体領域をフロ
ーティング状態としたことを特徴とする半導体集積回路
装置。 ２、前記拡散抵抗の一端が入力に接続され、他端が電圧
クランプ用のＭＩＳＦＥＴのドレインに接続されている
ことを特徴とする特許請求の範囲第１項記載の半導体集
積回路装置。 ３、前記第１導電型の半導体領域がｎ型の半導体領域で
あり、前記第１導電型の拡散抵抗がｐウェル中に設けら
れたｎ型の拡散抵抗であることを特徴とする特許請求の
範囲第１項又は第２項記載の半導体集積回路装置。 ４、前記ＭＩＳＦＥＴがｐウェル中に設けられたｎチャ
ネルＭＩＳＦＥＴであることを特徴とする特許請求の範
囲第２項又は第３項記載の半導体集積回路装置。 ５、前記ｎ型の半導体領域が電源電位Ｖｃｃ又は所定の
バイアス電位に接続されていることを特徴とする特許請
求の範囲第３項又は第４項記載の半導体集積回路装置。 ６、前記半導体集積回路装置がスタチックＲＡＭである
ことを特徴とする特許請求の範囲第１項〜第５項のいず
れか一項記載の半導体集積回路装置。 ７、メモリセル部が前記第１導電型の半導体領域により
分離されていることを特徴とする特許請求の範囲第６項
記載の半導体集積回路装置。 ８、前記第１導電型の半導体領域がｎ型の半導体領域で
あることを特徴とする特許請求の範囲第７項記載の半導
体集積回路装置。 ９、前記スタチックＲＡＭがＭＯＳスタチックＲＡＭと
入出力がコンパチブルであることを特徴とする特許請求
の範囲第６項〜第８項のいずれか一項記載の半導体集積
回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62142027A JPS63305545A (ja) | 1987-06-05 | 1987-06-05 | 半導体集積回路装置 |
| KR1019880006128A KR890001187A (ko) | 1987-06-05 | 1988-05-25 | 반도체 집적회로 장치 |
| US07/199,671 US4903093A (en) | 1987-06-05 | 1988-05-27 | Semiconductor integrated circuit device double isolated CMOS input protection resistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62142027A JPS63305545A (ja) | 1987-06-05 | 1987-06-05 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63305545A true JPS63305545A (ja) | 1988-12-13 |
Family
ID=15305665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62142027A Pending JPS63305545A (ja) | 1987-06-05 | 1987-06-05 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4903093A (ja) |
| JP (1) | JPS63305545A (ja) |
| KR (1) | KR890001187A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06188377A (ja) * | 1992-12-18 | 1994-07-08 | Matsushita Electric Ind Co Ltd | 入出力保護装置 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5019889A (en) * | 1988-06-29 | 1991-05-28 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| IT1236667B (it) * | 1989-11-07 | 1993-03-25 | Sgs Thomson Microelectronics | Dispositivo di protezione contro la rottura di una regione diffusa di tipo n+ inserita in una struttura integrata di potenza a semiconduttore di tipo verticale |
| US5116777A (en) * | 1990-04-30 | 1992-05-26 | Sgs-Thomson Microelectronics, Inc. | Method for fabricating semiconductor devices by use of an N+ buried layer for complete isolation |
| US5316964A (en) * | 1991-05-31 | 1994-05-31 | Linear Technology Corporation | Method of forming integrated circuits with diffused resistors in isolation regions |
| KR930005184A (ko) * | 1991-08-21 | 1993-03-23 | 김광호 | 정전기 전압 방지용 반도체 장치 |
| US5229635A (en) * | 1991-08-21 | 1993-07-20 | Vlsi Technology, Inc. | ESD protection circuit and method for power-down application |
| JPH05121670A (ja) * | 1991-10-25 | 1993-05-18 | Nec Corp | 半導体入力保護装置 |
| US5838033A (en) * | 1993-09-08 | 1998-11-17 | Lucent Technologies Inc. | Integrated circuit with gate conductor defined resistor |
| JPH07283405A (ja) * | 1994-04-13 | 1995-10-27 | Toshiba Corp | 半導体装置の保護回路 |
| JP3332123B2 (ja) * | 1994-11-10 | 2002-10-07 | 株式会社東芝 | 入力保護回路及びこれを用いた半導体装置 |
| TW307915B (en) * | 1996-11-07 | 1997-06-11 | Winbond Electronics Corp | Electrostatic discharge protection circuit |
| US5898633A (en) * | 1997-05-21 | 1999-04-27 | Motorola, Inc. | Circuit and method of limiting leakage current in a memory circuit |
| US8878334B1 (en) * | 2012-03-23 | 2014-11-04 | Altera Corporation | Integrated circuit resistors with reduced parasitic capacitance |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4044373A (en) * | 1967-11-13 | 1977-08-23 | Hitachi, Ltd. | IGFET with gate protection diode and antiparasitic isolation means |
| US3712995A (en) * | 1972-03-27 | 1973-01-23 | Rca Corp | Input transient protection for complementary insulated gate field effect transistor integrated circuit device |
| JPS57130461A (en) * | 1981-02-06 | 1982-08-12 | Hitachi Ltd | Semiconductor memory storage |
| JPS5814562A (ja) * | 1981-07-17 | 1983-01-27 | Toshiba Corp | 半導体装置 |
| JPS62224057A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
-
1987
- 1987-06-05 JP JP62142027A patent/JPS63305545A/ja active Pending
-
1988
- 1988-05-25 KR KR1019880006128A patent/KR890001187A/ko not_active Application Discontinuation
- 1988-05-27 US US07/199,671 patent/US4903093A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06188377A (ja) * | 1992-12-18 | 1994-07-08 | Matsushita Electric Ind Co Ltd | 入出力保護装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4903093A (en) | 1990-02-20 |
| KR890001187A (ko) | 1989-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4100561A (en) | Protective circuit for MOS devices | |
| US5751042A (en) | Internal ESD protection circuit for semiconductor devices | |
| US4035826A (en) | Reduction of parasitic bipolar effects in integrated circuits employing insulated gate field effect transistors via the use of low resistance substrate contacts extending through source region | |
| JPS63305545A (ja) | 半導体集積回路装置 | |
| GB2090701A (en) | Improvements in or relating to input protection for MOS integrated circuits | |
| JPH0626253B2 (ja) | 長さの短い拡散領域を含む半導体素子の製造方法 | |
| KR910006672B1 (ko) | 반도체 집적회로 장치 및 그의 제조 방법 | |
| JP2680788B2 (ja) | 集積化構造の能動クランプ装置 | |
| EP0706716A1 (en) | Transistors and methods for fabrication thereof | |
| US5607866A (en) | Method of fabricating a semiconductor device having silicide layers for electrodes | |
| US20070170517A1 (en) | CMOS devices adapted to reduce latchup and methods of manufacturing the same | |
| US5989968A (en) | Method of making bipolar transistor having reduced resistance | |
| US4476479A (en) | Semiconductor device with operating voltage coupling region | |
| US7326998B1 (en) | Effective I/O ESD protection device for high performance circuits | |
| JPS62101068A (ja) | 半導体集積回路装置 | |
| JPS63244874A (ja) | 入力保護回路 | |
| JPH025466A (ja) | 半導体集積回路装置 | |
| JPS63137478A (ja) | 保護回路をもつ半導体装置の製造方法 | |
| US4990461A (en) | Method of making a semiconductor integrated circuit device having resistance elements | |
| KR19980041777A (ko) | 반도체 기억 장치 및 그 제조 방법 | |
| EP0414226B1 (en) | MOS field-effect transistor with sidewall spacers | |
| US20020145165A1 (en) | Semiconductor device having electrostatic discharge protector and fabricating method thereof | |
| JPH10189771A (ja) | 半導体装置及びその製造方法 | |
| KR100428931B1 (ko) | 반도체 장치 및 그의 제조방법 | |
| JPH01140657A (ja) | 半導体集積回路装置 |