JPH01286354A - 入力保護手段を有する半導体装置 - Google Patents
入力保護手段を有する半導体装置Info
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- JPH01286354A JPH01286354A JP63117713A JP11771388A JPH01286354A JP H01286354 A JPH01286354 A JP H01286354A JP 63117713 A JP63117713 A JP 63117713A JP 11771388 A JP11771388 A JP 11771388A JP H01286354 A JPH01286354 A JP H01286354A
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- input
- semiconductor
- protection circuit
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ産業上の利用分野］
この発明は、入力保護手段を有する半導体装置に関し、
特にダイナミックＲＡＭ等の半導体集積回路装置におい
て、入力信号による電子の半導体基板への注入（以下、
インジェクションと称する）の低減を可能にした人力保
護手段を有する半導体装置に関するものである。
特にダイナミックＲＡＭ等の半導体集積回路装置におい
て、入力信号による電子の半導体基板への注入（以下、
インジェクションと称する）の低減を可能にした人力保
護手段を有する半導体装置に関するものである。
［従来の技術］
ダイナミックＲＡＭ等の半導体集積回路装置においては
、装置内部の回路を破壊、あるいは誤動作させることな
く動作させるために入力信号端子に入力保護回路が設け
られている。この入力保護回路は、入力信号端子に印加
されたサージ電圧を吸収し、このサージが内部回路へ伝
達することがないように作用する。このサージ電圧が内
部回路へ伝達されてしまうと、装置の破壊を起こす可能
性があるからである。
、装置内部の回路を破壊、あるいは誤動作させることな
く動作させるために入力信号端子に入力保護回路が設け
られている。この入力保護回路は、入力信号端子に印加
されたサージ電圧を吸収し、このサージが内部回路へ伝
達することがないように作用する。このサージ電圧が内
部回路へ伝達されてしまうと、装置の破壊を起こす可能
性があるからである。
第１図は、そのような入力保護回路を有する半導体集積
回路装置の一例として、ダイナミック型半導体記憶装置
の全体構成を示すブロック図である。
回路装置の一例として、ダイナミック型半導体記憶装置
の全体構成を示すブロック図である。
第１図を参照して、ダイナミック型半導体記憶装置は、
記憶部分である複数のメモリセルを含むメモリセルアレ
イと、そのアドレスを選択するアドレスバッファに接続
された行デコーダ、列デコーダと、人出力バッファに接
続されたセンスアンプを含む入出力制御部とを備える。
記憶部分である複数のメモリセルを含むメモリセルアレ
イと、そのアドレスを選択するアドレスバッファに接続
された行デコーダ、列デコーダと、人出力バッファに接
続されたセンスアンプを含む入出力制御部とを備える。
外部から与えられる行アドレス信号と列アドレス信号を
受けて・ 行デコーダと列デコーダにより選択された各
１本のワード線とビット線の交点にあるメモリセルが選
択され、その中から、またはそこへ、センスアンプを含
む入出力制御部と人出力バッファを介して情報が読出さ
れ、または書込まれる。この場合、データが人力される
とき、入力信号端子２より外部から人力信号がこの半導
体記憶装置に供給される。供給される人力信号にサージ
電圧などの異常な電圧が加わっている場合、人力信号端
子２に設けられた人力保護回路は、このサージの電荷を
吸収し、このサージが半導体記憶装置が有する内部回路
へ伝達することがないように作用する。
受けて・ 行デコーダと列デコーダにより選択された各
１本のワード線とビット線の交点にあるメモリセルが選
択され、その中から、またはそこへ、センスアンプを含
む入出力制御部と人出力バッファを介して情報が読出さ
れ、または書込まれる。この場合、データが人力される
とき、入力信号端子２より外部から人力信号がこの半導
体記憶装置に供給される。供給される人力信号にサージ
電圧などの異常な電圧が加わっている場合、人力信号端
子２に設けられた人力保護回路は、このサージの電荷を
吸収し、このサージが半導体記憶装置が有する内部回路
へ伝達することがないように作用する。
次に、このような入力保護回路の構成について説明する
。第４Ａ図は、第１図に示されたダイナミック型半導体
記憶装置に設けられる従来の入力保護回路を示す回路図
、第４Ｂ図は半導体基板に形成された入力保護回路の断
面構造を部分的に示す断面図である。
。第４Ａ図は、第１図に示されたダイナミック型半導体
記憶装置に設けられる従来の入力保護回路を示す回路図
、第４Ｂ図は半導体基板に形成された入力保護回路の断
面構造を部分的に示す断面図である。
図において、Ｐ”４２シリコン基板１の上には入力保護
回路を構成するＮチャネル型ＭＯＳトランジスタ３が設
けられている。Ｎチャネル型ＭＯＳトランジスタ３は、
Ｎ＋型拡散領域４，５と、絶縁膜２０を介して上方に形
成されるゲート６とを何する。Ｎ＋型拡散領域４には人
力信号端子２が接続されている。この入力信号端子２は
、入力信号導入ピンに接続するポンディングパッド端子
として形成されている。また、Ｎ＋型拡散領域５はＮチ
ャネル型ＭＯＳトランジスタ３の接地電位と接続されて
いる。さらに、ゲート６もＮチャネル型ＭＯＳトランジ
スタ３の接地電位と接続されている。一方、Ｎチャネル
型ＭＯＳ）ランジスタ３と絶縁膜を介してＰ型シリコン
基板１に形成されたＮ中型拡散領域７は電源電圧ＶＣＣ
ををする外部電源と接続されている。これによって、Ｎ
＋型拡散領域４と、Ｐ型シリコン基板１と、Ｎ＋型拡散
領域７とがＮＰＮ型バイポーラトランジスタを構成して
いる。
回路を構成するＮチャネル型ＭＯＳトランジスタ３が設
けられている。Ｎチャネル型ＭＯＳトランジスタ３は、
Ｎ＋型拡散領域４，５と、絶縁膜２０を介して上方に形
成されるゲート６とを何する。Ｎ＋型拡散領域４には人
力信号端子２が接続されている。この入力信号端子２は
、入力信号導入ピンに接続するポンディングパッド端子
として形成されている。また、Ｎ＋型拡散領域５はＮチ
ャネル型ＭＯＳトランジスタ３の接地電位と接続されて
いる。さらに、ゲート６もＮチャネル型ＭＯＳトランジ
スタ３の接地電位と接続されている。一方、Ｎチャネル
型ＭＯＳ）ランジスタ３と絶縁膜を介してＰ型シリコン
基板１に形成されたＮ中型拡散領域７は電源電圧ＶＣＣ
ををする外部電源と接続されている。これによって、Ｎ
＋型拡散領域４と、Ｐ型シリコン基板１と、Ｎ＋型拡散
領域７とがＮＰＮ型バイポーラトランジスタを構成して
いる。
上述のように構成される人力保護回路の動作について説
明する。外部から人力信号端子２を介して供給される人
力信号にサージ電圧などの異常な電圧が加わっていない
場合には、この入力保護回路は特に動作せず、半導体記
憶装置の内部に人力信号を伝える。ところが、外部から
供給される人力信号にサージ電圧等が加わっている場合
、入力保護回路が作用し、サージの電荷を吸収する。第
４Ｂ図に示される入力保護回路においては、負のサージ
電圧が印加された場合、Ｎ＋型拡散領域４より電子がＰ
型シリコン基板１に注入される。このとき、上記のよう
に構成されたＮＰＮ型バイポーラトランジスタがＯＮ状
態となり、この電子を速やかにＮ÷型拡散領域７からｒ
４源電圧Ｖ。。を有する外部電源へ逃がしてしまう。逆
に、正のサージ電圧が印加された場合には、Ｐ型シリコ
ン基板１上に形成されたＮチャネル型ＭＯＳトランジス
タ３がＯＮ状態となり、Ｎ＋型拡散領域５より接地電位
へ正のサージを逃がすように作用する。
明する。外部から人力信号端子２を介して供給される人
力信号にサージ電圧などの異常な電圧が加わっていない
場合には、この入力保護回路は特に動作せず、半導体記
憶装置の内部に人力信号を伝える。ところが、外部から
供給される人力信号にサージ電圧等が加わっている場合
、入力保護回路が作用し、サージの電荷を吸収する。第
４Ｂ図に示される入力保護回路においては、負のサージ
電圧が印加された場合、Ｎ＋型拡散領域４より電子がＰ
型シリコン基板１に注入される。このとき、上記のよう
に構成されたＮＰＮ型バイポーラトランジスタがＯＮ状
態となり、この電子を速やかにＮ÷型拡散領域７からｒ
４源電圧Ｖ。。を有する外部電源へ逃がしてしまう。逆
に、正のサージ電圧が印加された場合には、Ｐ型シリコ
ン基板１上に形成されたＮチャネル型ＭＯＳトランジス
タ３がＯＮ状態となり、Ｎ＋型拡散領域５より接地電位
へ正のサージを逃がすように作用する。
このようにして、入力保護回路は、外部からのサージが
半導体記憶装置の内部へ伝わることを防いでいる。
半導体記憶装置の内部へ伝わることを防いでいる。
［発明が解決しようとする課題］
上述のように、従来の人力保護回路は、半導体基板内に
半導体基板が有する導電型と逆の導電型のトランジスタ
を形成することにより構成される。
半導体基板が有する導電型と逆の導電型のトランジスタ
を形成することにより構成される。
このとき、半導体基板の導電型式をＰ型とすると、たと
えば、Ｎチャネル型ＭＯＳ）ランジスタによって入力保
護回路が構成される。この場合、基板電位は、動作時に
おいて半導体記憶装置の内部のＶａａ発生回路によって
発生した■Ｉ１１［ルベル（接地電位レベルよりも負の
電位）に設定されるものとする。入力信号として、この
基板電位よりも負の電圧が印加されると、第４Ｂ図に示
すように、人力信号端子２に接続されたＮ＋型拡散領域
４とＰ型シリコン基板１との関係が順方向ダイオードを
構成するようになる。そのため、入力信号端子２より電
子がＰ型シリコン基板１へ注入される。この注入された
電子が半導体記憶装置の回路内部、特に、ダイナミック
型半導体記憶装置のメモリセルに対し悪影響を及ぼすと
いう問題点があった。すなわち、メモリセルのコンデン
サに記憶された情報が破壊されるという問題点があった
。
えば、Ｎチャネル型ＭＯＳ）ランジスタによって入力保
護回路が構成される。この場合、基板電位は、動作時に
おいて半導体記憶装置の内部のＶａａ発生回路によって
発生した■Ｉ１１［ルベル（接地電位レベルよりも負の
電位）に設定されるものとする。入力信号として、この
基板電位よりも負の電圧が印加されると、第４Ｂ図に示
すように、人力信号端子２に接続されたＮ＋型拡散領域
４とＰ型シリコン基板１との関係が順方向ダイオードを
構成するようになる。そのため、入力信号端子２より電
子がＰ型シリコン基板１へ注入される。この注入された
電子が半導体記憶装置の回路内部、特に、ダイナミック
型半導体記憶装置のメモリセルに対し悪影響を及ぼすと
いう問題点があった。すなわち、メモリセルのコンデン
サに記憶された情報が破壊されるという問題点があった
。
もっとも、この負のサージによる一時的な電子の注入は
、既に説明したように、ＮＰＮ型バイポーラトランジス
タの電源電圧と接続されたＮ＋型拡散領域７より外部電
源へ電子を逃がすことにより、その電子を吸収すること
ができる。しかしながら、前述のように、基板電位より
も低い電位を有する入力信号が供給されると、その入力
信号源より続々と電子が注入され続けるので、入力保護
回路の内部においてその電子を完全に吸収することは不
可能となる。このような吸収され得ない電子は、基板内
に形成されたメモリセル等の素子に悪影響を及ぼす。
、既に説明したように、ＮＰＮ型バイポーラトランジス
タの電源電圧と接続されたＮ＋型拡散領域７より外部電
源へ電子を逃がすことにより、その電子を吸収すること
ができる。しかしながら、前述のように、基板電位より
も低い電位を有する入力信号が供給されると、その入力
信号源より続々と電子が注入され続けるので、入力保護
回路の内部においてその電子を完全に吸収することは不
可能となる。このような吸収され得ない電子は、基板内
に形成されたメモリセル等の素子に悪影響を及ぼす。
そこで、この発明は上記のような問題点を解消するため
になされたもので、入力信号からのインジェクションを
防止することができるとともに、信頼性の高い入力保護
手段を有する半導体装置を提供することを目的とする。
になされたもので、入力信号からのインジェクションを
防止することができるとともに、信頼性の高い入力保護
手段を有する半導体装置を提供することを目的とする。
［課題を解決するための手段］
この発明に従った半導体装置は、装置を破壊させること
なく動作させるための入力保護回路を有するものである
。この半導体装置は、主表面を有し、第１の導電型式の
予め定める不純物濃度をＨする半導体基板と、入力保護
回路とを少なくとも備えている。入力保護回路は、半導
体基板の主表面に形成された第２の導電型式の半導体領
域と、第２の導電型式の半導体領域内に形成された第１
の導電型式の半導体領域と、第２の導電型式の半導体領
域に接続された電圧源とを含んでいる。さらに、この半
導体装置は、入力保護回路を構成する第１の導電型式の
半導体領域に接続され、外部から入力信号を供給する入
力端子とを備えている。
なく動作させるための入力保護回路を有するものである
。この半導体装置は、主表面を有し、第１の導電型式の
予め定める不純物濃度をＨする半導体基板と、入力保護
回路とを少なくとも備えている。入力保護回路は、半導
体基板の主表面に形成された第２の導電型式の半導体領
域と、第２の導電型式の半導体領域内に形成された第１
の導電型式の半導体領域と、第２の導電型式の半導体領
域に接続された電圧源とを含んでいる。さらに、この半
導体装置は、入力保護回路を構成する第１の導電型式の
半導体領域に接続され、外部から入力信号を供給する入
力端子とを備えている。
［作用］
この発明における入力保護回路は、第１の導電型式を有
する半導体基板の主表面に形成された第２の導電型式の
半導体領域を含んでいる。そして、この第２の導電型式
の半導体領域内に形成された第１の導電型式の半導体領
域に入力端子が接続されている。また、第２の導電型式
の半導体領域には電圧源が接続されている。そのため、
この入力保護回路は、半導体基板と異なる導電型式の半
導体領域内で構成され得る。したがって、入力信号から
のインジェクションによる電子または正孔が半導体基板
内に入り込むことはなく、上記電圧源に逃がすことがで
きるので、半導体基板内に構成された動作機能を有する
半導体装置自体に影響を与えることはないように入力保
護回路を構成することが可能となる。
する半導体基板の主表面に形成された第２の導電型式の
半導体領域を含んでいる。そして、この第２の導電型式
の半導体領域内に形成された第１の導電型式の半導体領
域に入力端子が接続されている。また、第２の導電型式
の半導体領域には電圧源が接続されている。そのため、
この入力保護回路は、半導体基板と異なる導電型式の半
導体領域内で構成され得る。したがって、入力信号から
のインジェクションによる電子または正孔が半導体基板
内に入り込むことはなく、上記電圧源に逃がすことがで
きるので、半導体基板内に構成された動作機能を有する
半導体装置自体に影響を与えることはないように入力保
護回路を構成することが可能となる。
［発明の実施例］
以下、この発明の一実施例を図について説明する。第２
Ａ図は第１図に示されたダイナミック型半導体記憶装置
に設けられる本発明に従った人力保護回路を示す回路図
、第２Ｂ図は半導体基板に形成された入力保護回路の断
面構造を部分的に示す断面図である。
Ａ図は第１図に示されたダイナミック型半導体記憶装置
に設けられる本発明に従った人力保護回路を示す回路図
、第２Ｂ図は半導体基板に形成された入力保護回路の断
面構造を部分的に示す断面図である。
図において、Ｐ型シリコン基板１の上部にはＮ型ウェル
層１２が形成されている。このＮ型ウェル層１２の内部
には、Ｐ型拡散領域９，１０と、Ｎ＋型拡散領域１３と
が形成されている。これらの拡散領域の間には絶縁膜２
０が形成されている。
層１２が形成されている。このＮ型ウェル層１２の内部
には、Ｐ型拡散領域９，１０と、Ｎ＋型拡散領域１３と
が形成されている。これらの拡散領域の間には絶縁膜２
０が形成されている。
Ｐ型拡散領域９，１０と、それらの拡散領域の上方に絶
縁膜２０を介して形成されたゲート１１とによってＰチ
ャネル型ＭＯ８）ランジスタ８が構成される。Ｐ型拡散
領域９には入力信号端子２が接続されている。入力信号
端子２は、入力信号導入ピンに接続するポンディングパ
ッド端子として構成される。Ｎ型ウェル層１２内に形成
されたＮ１型拡散領域１３には、この拡散領域を電源電
圧ｖｃｃ以上の電位にするために電源電圧ＶＰＰを有す
る別の外部電源が接続されている。さらに、Ｐチャネル
型ＭＯ８）ランジスタを構成するゲート１１は入力信号
端子２と接続されている。Ｐ型拡散領域１０はＰチャネ
ル型ＭＯＳトランジスタ８の接地電位に設定されている
。
縁膜２０を介して形成されたゲート１１とによってＰチ
ャネル型ＭＯ８）ランジスタ８が構成される。Ｐ型拡散
領域９には入力信号端子２が接続されている。入力信号
端子２は、入力信号導入ピンに接続するポンディングパ
ッド端子として構成される。Ｎ型ウェル層１２内に形成
されたＮ１型拡散領域１３には、この拡散領域を電源電
圧ｖｃｃ以上の電位にするために電源電圧ＶＰＰを有す
る別の外部電源が接続されている。さらに、Ｐチャネル
型ＭＯ８）ランジスタを構成するゲート１１は入力信号
端子２と接続されている。Ｐ型拡散領域１０はＰチャネ
ル型ＭＯＳトランジスタ８の接地電位に設定されている
。
このように構成された人力保護回路の動作について説明
する。外部から人力信号端子２を介して供給される人力
信号にサージ電圧などの異常な電圧が加わっていない場
合には、この人力保護回路は特に動作せずに半導体装置
の内部に入力信号が伝えられる。ところが、外部から供
給される入力信号にサージ電圧等が加わっている場合に
は、人力保護回路により、このサージの電荷が吸収され
る。第２Ｂ図に示される入力保護回路においては、負の
サージ電圧が印加された場合、入力保護回路を構成する
Ｐチャネル型ＭＯＳトランジスタ８がＯＮ状態となり、
Ｐ型拡散領域９より注入される電子を速やかにＰ型拡散
領域１０に設定された接地電位へ逃がしてしまう。逆に
、正のサージ電圧が印加された場合には、入力信号端子
２と接続されたＰ型拡散領域９と、Ｎ型ウェル層１２と
から構成されるダイオードが順方向となり、Ｎ型ウェル
層１２に接続されている外部電源（ＶＰＰ）へ正のサー
ジを逃がしてしまう。このように、この入力保護回路は
、Ｐ型シリコン基板１の上部に形成されたトＪ型ウェル
層１２の内部に構成されるので、入力信号端子２より注
入される電子は、Ｐ型シリコン基板１の内部に入り込む
ことがなく、Ｎ型ウェル層１２に接続されている電源に
すべて逃げてしまうことになる。そのため、Ｐ型シリコ
ン基板１に構成される半導体装置内部、たとえば、ダイ
ナミック型半導体記憶装置におけるメモリセルに記憶さ
れている情報を破壊してしまう等、半導体装置自体に悪
影響を及ぼすことがなくなる。
する。外部から人力信号端子２を介して供給される人力
信号にサージ電圧などの異常な電圧が加わっていない場
合には、この人力保護回路は特に動作せずに半導体装置
の内部に入力信号が伝えられる。ところが、外部から供
給される入力信号にサージ電圧等が加わっている場合に
は、人力保護回路により、このサージの電荷が吸収され
る。第２Ｂ図に示される入力保護回路においては、負の
サージ電圧が印加された場合、入力保護回路を構成する
Ｐチャネル型ＭＯＳトランジスタ８がＯＮ状態となり、
Ｐ型拡散領域９より注入される電子を速やかにＰ型拡散
領域１０に設定された接地電位へ逃がしてしまう。逆に
、正のサージ電圧が印加された場合には、入力信号端子
２と接続されたＰ型拡散領域９と、Ｎ型ウェル層１２と
から構成されるダイオードが順方向となり、Ｎ型ウェル
層１２に接続されている外部電源（ＶＰＰ）へ正のサー
ジを逃がしてしまう。このように、この入力保護回路は
、Ｐ型シリコン基板１の上部に形成されたトＪ型ウェル
層１２の内部に構成されるので、入力信号端子２より注
入される電子は、Ｐ型シリコン基板１の内部に入り込む
ことがなく、Ｎ型ウェル層１２に接続されている電源に
すべて逃げてしまうことになる。そのため、Ｐ型シリコ
ン基板１に構成される半導体装置内部、たとえば、ダイ
ナミック型半導体記憶装置におけるメモリセルに記憶さ
れている情報を破壊してしまう等、半導体装置自体に悪
影響を及ぼすことがなくなる。
本発明による人力保護回路において上記の作用は、ダイ
ナミック型半導体記憶装置（ＤＲＡＭ）を例にして以下
のように説明され得る。人力保護回路が設けられる半導
体装置がＤＲＡＭの場合、第２Ｂ図に示される入力保護
回路において、まず、Ｎ型ウェル層１２が電源電圧ＶＣ
Ｃ以上の正の電圧、Ｐ型シリコン基板１が接地電位より
低いＶＢ已の電位に設定される。そのため、このＮ型ウ
ェル層１２とＰ型シリコン基板１とによって逆方向のダ
イオードが構成される。したがって、入力信号端子２に
接続されたＰ型拡散領域９に注入される電子が、Ｎ型ウ
ェル層１２からＰ型シリコン基板１の内部に入り込むと
いうことは起こらない。
ナミック型半導体記憶装置（ＤＲＡＭ）を例にして以下
のように説明され得る。人力保護回路が設けられる半導
体装置がＤＲＡＭの場合、第２Ｂ図に示される入力保護
回路において、まず、Ｎ型ウェル層１２が電源電圧ＶＣ
Ｃ以上の正の電圧、Ｐ型シリコン基板１が接地電位より
低いＶＢ已の電位に設定される。そのため、このＮ型ウ
ェル層１２とＰ型シリコン基板１とによって逆方向のダ
イオードが構成される。したがって、入力信号端子２に
接続されたＰ型拡散領域９に注入される電子が、Ｎ型ウ
ェル層１２からＰ型シリコン基板１の内部に入り込むと
いうことは起こらない。
この注入される電子は、Ｎ型ウェル層１２の内部に形成
されたＰ型拡散領域１０を介して接続されている接地電
源へ吸収される。
されたＰ型拡散領域１０を介して接続されている接地電
源へ吸収される。
上記実施例においては、Ｎ型ウェル層に接続される外部
電源（ＶＰＦ）は、電源電圧ＶＣＣのレベル以上とした
が、入力信号の最大規格電圧よりも高い電圧に設定する
ことが好ましい。たとえば、ＤＲＡＭにおいては、入力
信号の最大電圧（Ｖ＋ｎｍａｙ）は電源電圧Ｖｃ０＋１
（Ｖ）まで保証されている。この電圧レベルの保持とい
う点で、上記の好ましい条件にすると、人力信号端子２
に接続されたＰ型拡散領域つと、Ｎ型ウェル層１２とか
ら構成されるダイオードが逆方向となるので入力信号電
圧レベルのダウンが生じない。具体的には、１メガビツ
トのＤＲＡＭにおいては電源電圧Ｖｃ ｃ ＝５ （Ｖ
）±１０（％）であるので、入力信号の最大電圧ＶＩＨ
ｍ（ＩＸは６． ５ （Ｖ）まで保証される必要がある
。この場合、上記の好ましい条件は、Ｎ型ウェル層に接
続される外部電源の電圧値が６．５（Ｖ）以上であるこ
とである。
電源（ＶＰＦ）は、電源電圧ＶＣＣのレベル以上とした
が、入力信号の最大規格電圧よりも高い電圧に設定する
ことが好ましい。たとえば、ＤＲＡＭにおいては、入力
信号の最大電圧（Ｖ＋ｎｍａｙ）は電源電圧Ｖｃ０＋１
（Ｖ）まで保証されている。この電圧レベルの保持とい
う点で、上記の好ましい条件にすると、人力信号端子２
に接続されたＰ型拡散領域つと、Ｎ型ウェル層１２とか
ら構成されるダイオードが逆方向となるので入力信号電
圧レベルのダウンが生じない。具体的には、１メガビツ
トのＤＲＡＭにおいては電源電圧Ｖｃ ｃ ＝５ （Ｖ
）±１０（％）であるので、入力信号の最大電圧ＶＩＨ
ｍ（ＩＸは６． ５ （Ｖ）まで保証される必要がある
。この場合、上記の好ましい条件は、Ｎ型ウェル層に接
続される外部電源の電圧値が６．５（Ｖ）以上であるこ
とである。
但し、この電圧値が電源電圧Ｖ。Ｃのレベル（５■）で
あっても、この発明に従った入力保護回路がもたらす作
用に対し、特に影響はない。
あっても、この発明に従った入力保護回路がもたらす作
用に対し、特に影響はない。
さらに、上記実施例においてはＮ型ウェル層１２に形成
されるＰチャネル型ＭＯ３）ランジスタ８のゲート１１
が人力信号端子２に接続された例を示したが、これに限
られることはない。たとえば、第３Ａ図および第３Ｂ図
に示されるように、Ｐチャネル型ＭＯＳトランジスタ１
８のゲート１１を電源電圧ＶＣＣに設定してもよく、あ
るいは電源電圧ＶＰ ｐを有する外部電源に接続しても
よい。
されるＰチャネル型ＭＯ３）ランジスタ８のゲート１１
が人力信号端子２に接続された例を示したが、これに限
られることはない。たとえば、第３Ａ図および第３Ｂ図
に示されるように、Ｐチャネル型ＭＯＳトランジスタ１
８のゲート１１を電源電圧ＶＣＣに設定してもよく、あ
るいは電源電圧ＶＰ ｐを有する外部電源に接続しても
よい。
なお、上記実施例においては、半導体装置を構成する半
導体基板としてＰ型シリコン基板を用い、その上部にＮ
型ウェル層を形成した例について説明したが、逆の導電
型式を有するように構成してもよい。このように逆の導
電型式で構成した場合、Ｎ型シリコン基板の上部に形成
されたＰ型ウェル層の内部にＮチャネルｕＭＯｓ）ラン
ジスタを含む人力保護回路が構成される。このとき、こ
の人力保護回路は、上記で説明した作用と全く逆に動作
し、電子によるインジェクションではなく、正孔による
インジェクションを防止するように働く。
導体基板としてＰ型シリコン基板を用い、その上部にＮ
型ウェル層を形成した例について説明したが、逆の導電
型式を有するように構成してもよい。このように逆の導
電型式で構成した場合、Ｎ型シリコン基板の上部に形成
されたＰ型ウェル層の内部にＮチャネルｕＭＯｓ）ラン
ジスタを含む人力保護回路が構成される。このとき、こ
の人力保護回路は、上記で説明した作用と全く逆に動作
し、電子によるインジェクションではなく、正孔による
インジェクションを防止するように働く。
また、上記実施例においては、第１図に示されるダイナ
ミック型半導体記憶装置に組込まれる人力保護回路につ
いて説明したが、これに限定されることはなく、この発
明に従った入力保護回路は半導体集積回路装置の幅広い
分野に適用され得る。
ミック型半導体記憶装置に組込まれる人力保護回路につ
いて説明したが、これに限定されることはなく、この発
明に従った入力保護回路は半導体集積回路装置の幅広い
分野に適用され得る。
［発明の効果］
以上のように、この発明によれば入力保護回路が、半導
体装置を構成する半導体基板と異なる導電型式の半導体
領域内で構成され得るので、入力信号からのインジェク
ションによる電子または正孔が半導体基板内に入り込む
ことはない。したがって、入力信号からのインジェクシ
ョンによって半導体装置自体が誤動作することを防止す
ることが可能となり、信頼性の高い半導体装置を提供す
ることかできる。
体装置を構成する半導体基板と異なる導電型式の半導体
領域内で構成され得るので、入力信号からのインジェク
ションによる電子または正孔が半導体基板内に入り込む
ことはない。したがって、入力信号からのインジェクシ
ョンによって半導体装置自体が誤動作することを防止す
ることが可能となり、信頼性の高い半導体装置を提供す
ることかできる。
第１図は人力保護回路が組込まれた半導体装置の一例と
してダイナミック型半導体記憶装置の全体構成を示すブ
ロック図である。第２Ａ図、第２Ｂ図は本発明に従った
人力保護回路の一実施例を示す回路図、断面図である。 第３Ａ図、第３Ｂ図は本発明の入力保護回路の他の実施
例を示す回路図、断面図である。第４Ａ図、第４Ｂ図は
従来の入力保護回路を示す回路図、断面図である。 図において、１はＰ型シリコン基板、２は入力信号端子
、８はＰチャネル型ＭＯＳトランジスタ、９．１０はＰ
型拡散領域、１１はゲート、１２はＮ型ウェル層、１３
はＮ＋型拡散領域である。 なお、各図中、同一符号は同一または相当部分を示す。
してダイナミック型半導体記憶装置の全体構成を示すブ
ロック図である。第２Ａ図、第２Ｂ図は本発明に従った
人力保護回路の一実施例を示す回路図、断面図である。 第３Ａ図、第３Ｂ図は本発明の入力保護回路の他の実施
例を示す回路図、断面図である。第４Ａ図、第４Ｂ図は
従来の入力保護回路を示す回路図、断面図である。 図において、１はＰ型シリコン基板、２は入力信号端子
、８はＰチャネル型ＭＯＳトランジスタ、９．１０はＰ
型拡散領域、１１はゲート、１２はＮ型ウェル層、１３
はＮ＋型拡散領域である。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 当該装置を破壊させることなく、動作させるための入力
保護手段を有する半導体装置であって、主表面を有し、
第１の導電型式の予め定める不純物濃度を有する半導体
基板と、入力保護手段とを備え、 前記入力保護手段は、 前記半導体基板の主表面に形成された第２の導電型式の
半導体領域と、 前記第２の導電型式の半導体領域内に形成された第１の
導電型式の半導体領域と、 前記第２の導電型式の半導体領域に接続された電圧源と
を含み、 前記第１の導電型式の半導体領域に接続され、外部から
入力信号を供給する入力端子とを備えた、入力保護手段
を有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63117713A JPH01286354A (ja) | 1988-05-12 | 1988-05-12 | 入力保護手段を有する半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63117713A JPH01286354A (ja) | 1988-05-12 | 1988-05-12 | 入力保護手段を有する半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01286354A true JPH01286354A (ja) | 1989-11-17 |
Family
ID=14718460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63117713A Pending JPH01286354A (ja) | 1988-05-12 | 1988-05-12 | 入力保護手段を有する半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01286354A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH056958A (ja) * | 1990-11-30 | 1993-01-14 | Toshiba Corp | 半導体装置 |
| US5229635A (en) * | 1991-08-21 | 1993-07-20 | Vlsi Technology, Inc. | ESD protection circuit and method for power-down application |
| US5594265A (en) * | 1990-11-30 | 1997-01-14 | Kabushiki Kaisha Toshiba | Input protection circuit formed in a semiconductor substrate |
| US5684321A (en) * | 1994-11-10 | 1997-11-04 | Kabushiki Kaisha Toshiba | Semiconductor device having an input protection circuit |
| US5731614A (en) * | 1995-12-02 | 1998-03-24 | Samsung Electronics Co., Ltd. | Electrostatic protective device having elongate gate electrodes in a ladder structure |
| US5936282A (en) * | 1994-04-13 | 1999-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device having input protection circuit |
-
1988
- 1988-05-12 JP JP63117713A patent/JPH01286354A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH056958A (ja) * | 1990-11-30 | 1993-01-14 | Toshiba Corp | 半導体装置 |
| US5594265A (en) * | 1990-11-30 | 1997-01-14 | Kabushiki Kaisha Toshiba | Input protection circuit formed in a semiconductor substrate |
| US5949109A (en) * | 1990-11-30 | 1999-09-07 | Kabushiki Kaisha Toshiba | Semiconductor device having input protection circuit |
| US5229635A (en) * | 1991-08-21 | 1993-07-20 | Vlsi Technology, Inc. | ESD protection circuit and method for power-down application |
| US5936282A (en) * | 1994-04-13 | 1999-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device having input protection circuit |
| US5684321A (en) * | 1994-11-10 | 1997-11-04 | Kabushiki Kaisha Toshiba | Semiconductor device having an input protection circuit |
| US5731614A (en) * | 1995-12-02 | 1998-03-24 | Samsung Electronics Co., Ltd. | Electrostatic protective device having elongate gate electrodes in a ladder structure |
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