JPH09116023A - 半導体集積回路装置の入力保護回路 - Google Patents
半導体集積回路装置の入力保護回路Info
- Publication number
- JPH09116023A JPH09116023A JP7266941A JP26694195A JPH09116023A JP H09116023 A JPH09116023 A JP H09116023A JP 7266941 A JP7266941 A JP 7266941A JP 26694195 A JP26694195 A JP 26694195A JP H09116023 A JPH09116023 A JP H09116023A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- terminal
- semiconductor integrated
- integrated circuit
- protection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】製造プロセスにより静電気耐性が劣化しない、
半導体集積回路装置の入力保護回路を提供する。 【解決手段】ゲート電極が電源端子３に、ドレイン電極
が入力端子１に、ソース電極が解放端に、基板電極が接
地端子４に接続されたｎチャネルＭＯＳトランジスタＭ
２と、ゲート電極およびドレイン電極が電源端子３に、
ソース電極が解放端に、基板電極が接地端子４に接続さ
れたｎチャネルＭＯＳトランジスタＭ３とを含んで構成
される。
半導体集積回路装置の入力保護回路を提供する。 【解決手段】ゲート電極が電源端子３に、ドレイン電極
が入力端子１に、ソース電極が解放端に、基板電極が接
地端子４に接続されたｎチャネルＭＯＳトランジスタＭ
２と、ゲート電極およびドレイン電極が電源端子３に、
ソース電極が解放端に、基板電極が接地端子４に接続さ
れたｎチャネルＭＯＳトランジスタＭ３とを含んで構成
される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳトランジ
スタ構成の半導体集積回路装置の入力保護回路に関し、
特に、静電気などの高電圧から内部の信号処理回路を保
護するための入力保護回路に関する。
スタ構成の半導体集積回路装置の入力保護回路に関し、
特に、静電気などの高電圧から内部の信号処理回路を保
護するための入力保護回路に関する。
【０００２】
【従来の技術】近年、半導体集積回路装置では微細化の
進歩が著しく、ＭＯＳトランジスタのゲート酸化膜厚は
ますます薄膜化される傾向にある。そして、微細化、薄
膜化による信頼性低下を防止するため標準的な電源電圧
は、長年使用されてきた５Ｖから３．３Ｖ、２．５Ｖへ
と低電圧化されてきた。従って、各種の半導体集積回路
装置を使用してシステムを構築していく場合、例えば５
Ｖ電源の半導体集積回路装置の出力信号を３．３Ｖ電源
の半導体集積回路装置へ入力するといったことが起るこ
とになる。この様な自身の電源電圧よりも高電圧の信号
を入力可能な入力保護回路としては、１９９２ シンポ
ジウム オン ブイエルエスアイ サーキッツ ダイジ
ェスト オブ テクニカル ペーパー（１９９２ Ｓｙ
ｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ
Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅ
ｒ）、第９０〜９１頁に掲載された論文、ハイリー リ
ライアブル プロセス インセンシティブ ３．３Ｖ−
５Ｖ インタフェース サーキッツ（Ｈｉｇｈｌｙ Ｒ
ｅｌｉａｂｌｅ Ｐｒｏｃｅｓｓ Ｉｎｓｅｎｓｉｔｉ
ｖｅ ３．３Ｖ−５Ｖ Ｉｎｔｅｒｆａｃｅ Ｃｉｒｃ
ｕｉｔ）があげられる。上記論文に記載された入力保護
回路について、以下に説明する。
進歩が著しく、ＭＯＳトランジスタのゲート酸化膜厚は
ますます薄膜化される傾向にある。そして、微細化、薄
膜化による信頼性低下を防止するため標準的な電源電圧
は、長年使用されてきた５Ｖから３．３Ｖ、２．５Ｖへ
と低電圧化されてきた。従って、各種の半導体集積回路
装置を使用してシステムを構築していく場合、例えば５
Ｖ電源の半導体集積回路装置の出力信号を３．３Ｖ電源
の半導体集積回路装置へ入力するといったことが起るこ
とになる。この様な自身の電源電圧よりも高電圧の信号
を入力可能な入力保護回路としては、１９９２ シンポ
ジウム オン ブイエルエスアイ サーキッツ ダイジ
ェスト オブ テクニカル ペーパー（１９９２ Ｓｙ
ｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ
Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅ
ｒ）、第９０〜９１頁に掲載された論文、ハイリー リ
ライアブル プロセス インセンシティブ ３．３Ｖ−
５Ｖ インタフェース サーキッツ（Ｈｉｇｈｌｙ Ｒ
ｅｌｉａｂｌｅ Ｐｒｏｃｅｓｓ Ｉｎｓｅｎｓｉｔｉ
ｖｅ ３．３Ｖ−５Ｖ Ｉｎｔｅｒｆａｃｅ Ｃｉｒｃ
ｕｉｔ）があげられる。上記論文に記載された入力保護
回路について、以下に説明する。
【０００３】図３に示す従来の入力保護回路では、入力
端子１と出力端子２との間にｎチャネルＭＯＳトランジ
スタＭ１が接続されている。このｎチャネルＭＯＳトラ
ンジスタＭ１により、出力端子２の電位は、電源端子３
の電位よりｎチャネルＭＯＳトランジスタＭ１のしきい
値電圧分低い値までしか上昇しない。従って、出力端子
２に接続される内部回路（図示せず）には電源電圧以上
の電圧は印加されず、内部回路の信頼性が損なわれる事
はない。またｎチャネルＭＯＳトランジスタＭ１自身は
ゲート電極が電源端子に接続されているため、入力端子
１に電源電圧よりも高電圧の信号が印加されても、ゲー
ト電極と入力端子１すなわちドレイン電極間のゲート酸
化膜に掛かる電圧は、入力信号の最高電圧から電源電圧
分差し引いた値にしかならず、同様に信頼性が損なわれ
ることはない。
端子１と出力端子２との間にｎチャネルＭＯＳトランジ
スタＭ１が接続されている。このｎチャネルＭＯＳトラ
ンジスタＭ１により、出力端子２の電位は、電源端子３
の電位よりｎチャネルＭＯＳトランジスタＭ１のしきい
値電圧分低い値までしか上昇しない。従って、出力端子
２に接続される内部回路（図示せず）には電源電圧以上
の電圧は印加されず、内部回路の信頼性が損なわれる事
はない。またｎチャネルＭＯＳトランジスタＭ１自身は
ゲート電極が電源端子に接続されているため、入力端子
１に電源電圧よりも高電圧の信号が印加されても、ゲー
ト電極と入力端子１すなわちドレイン電極間のゲート酸
化膜に掛かる電圧は、入力信号の最高電圧から電源電圧
分差し引いた値にしかならず、同様に信頼性が損なわれ
ることはない。
【０００４】寄生ｎｐｎバイポーラトランジスタＱ１，
Ｑ２は、静電気による破壊を防ぐ為に設けてある。この
トランジスタの断面を図４に示す。静電気保護回路は通
常の回路動作には影響を与えず、静電気の様な高電圧パ
ルスが印加された場合にのみ速やかに放電することが望
まれる。図４に示した寄生ｎｐｎバイポーラトランジス
タはｎチャネルＭＯＳトランジスタのソース・ドレイン
及び素子分離領域を形成するときに、同時に形成される
ｎ型拡散層３１，３２と、ｐ型シリコン基板３３と、シ
リコン酸化膜３４とにより構成される。ｎ型拡散層３１
あるいは３２とｐ型シリコン基板３３とで形成されるｐ
ｎ接合が順バイアスされるか又は、逆バイアスされてブ
レークダウンが発生しない限り、動作しない。
Ｑ２は、静電気による破壊を防ぐ為に設けてある。この
トランジスタの断面を図４に示す。静電気保護回路は通
常の回路動作には影響を与えず、静電気の様な高電圧パ
ルスが印加された場合にのみ速やかに放電することが望
まれる。図４に示した寄生ｎｐｎバイポーラトランジス
タはｎチャネルＭＯＳトランジスタのソース・ドレイン
及び素子分離領域を形成するときに、同時に形成される
ｎ型拡散層３１，３２と、ｐ型シリコン基板３３と、シ
リコン酸化膜３４とにより構成される。ｎ型拡散層３１
あるいは３２とｐ型シリコン基板３３とで形成されるｐ
ｎ接合が順バイアスされるか又は、逆バイアスされてブ
レークダウンが発生しない限り、動作しない。
【０００５】以下、入力端子１に静電気パルスが印加さ
れた場合の動作について説明する。入力端子１に、接地
端子４に対して正極の静電気パルスが印加されると、寄
生ｎｐｎバイポーラトランジスタＱ２のコレクタ・ベー
ス間のｐｎ接合が逆バイアス状態となり、高電圧のため
ブレークダウン電流がベースに流れる。このベースへの
電流が寄生抵抗によりベース電位を上昇させ、寄生ｎｐ
ｎバイポーラトランジスタＱ２がオン状態になり放電が
行われて、内部素子が保護される。
れた場合の動作について説明する。入力端子１に、接地
端子４に対して正極の静電気パルスが印加されると、寄
生ｎｐｎバイポーラトランジスタＱ２のコレクタ・ベー
ス間のｐｎ接合が逆バイアス状態となり、高電圧のため
ブレークダウン電流がベースに流れる。このベースへの
電流が寄生抵抗によりベース電位を上昇させ、寄生ｎｐ
ｎバイポーラトランジスタＱ２がオン状態になり放電が
行われて、内部素子が保護される。
【０００６】入力端子１に、接地端子４に対し負極の静
電気パルスが印加されると、寄生ｎｐｎバイポーラトラ
ンジスタＱ２のコレクタ・ベース間のｐｎ接合が順バイ
アス状態となり放電が行われて、内部素子が保護され
る。
電気パルスが印加されると、寄生ｎｐｎバイポーラトラ
ンジスタＱ２のコレクタ・ベース間のｐｎ接合が順バイ
アス状態となり放電が行われて、内部素子が保護され
る。
【０００７】入力端子１に、電源端子３に対し正極の静
電気パルスが印加されると、寄生ｎｐｎバイポーラトラ
ンジスタＱ１のエミッタ・ベース間のｐｎ接合が逆バイ
アス状態となり、高電圧のためブレークダウン電流がベ
ースに流れる。このベースへの電流が寄生抵抗によりベ
ース電位を上昇させ、寄生ｎｐｎバイポーラトランジス
タＱ１がオン状態になり放電が行われて、内部素子が保
護される。
電気パルスが印加されると、寄生ｎｐｎバイポーラトラ
ンジスタＱ１のエミッタ・ベース間のｐｎ接合が逆バイ
アス状態となり、高電圧のためブレークダウン電流がベ
ースに流れる。このベースへの電流が寄生抵抗によりベ
ース電位を上昇させ、寄生ｎｐｎバイポーラトランジス
タＱ１がオン状態になり放電が行われて、内部素子が保
護される。
【０００８】入力端子１に、電源端子３に対し負極の静
電気パルスが印加されると、寄生ｎｐｎバイポーラトラ
ンジスタＱ１のコレクタ・ベース間のｐｎ接合が逆バイ
アス状態となり、高電圧のためブレークダウン電流がベ
ースに流れる。このベースへの電流が寄生抵抗によりベ
ース電位を上昇させ、トランジスタＱ１がオン状態にな
り放電が行われて、内部素子が保護される。
電気パルスが印加されると、寄生ｎｐｎバイポーラトラ
ンジスタＱ１のコレクタ・ベース間のｐｎ接合が逆バイ
アス状態となり、高電圧のためブレークダウン電流がベ
ースに流れる。このベースへの電流が寄生抵抗によりベ
ース電位を上昇させ、トランジスタＱ１がオン状態にな
り放電が行われて、内部素子が保護される。
【０００９】
【発明が解決しようとする課題】前述した様に、従来の
高電圧信号の入力保護回路は、静電気保護に寄生ｎｐｎ
バイポーラトランジスタを使用しており、入力端子と接
地端子間に負極の静電気パルスが印加される場合以外
は、コレクタ・ベースあるいはエミッタ・ベース間のブ
レークダウン電圧が、動作開始のトリガとなっている。
従って、素子分離の方法を変更した場合、例えば高集積
化の為トレンチ分離を採用した場合、ブレークダウン電
圧が高くなり保護機能を果たせなくなる。図３に示す従
来の入力保護回路で言えば、最小チャネル長０．５μｍ
の製造プロセスで従来のＬＯＣＯＳ分離の場合１１Ｖ前
後のブレークダウン耐圧であったものが、トレンチ分離
を採用することで１６Ｖ前後に高くなってしまい、ｎチ
ャネルＭＯＳトランジスタＭ１が破壊されてしまうとい
う欠点がある。この様な分離方式の違いによるブレーク
ダウン耐圧の変化は、ｐ型基板とｎ型拡散層とのブレー
クダウンが、素子分離領域との境界の表面近傍での電界
集中により生じている為である。これらを回避する為に
は、単なる寄生素子ではない静電気保護様の素子を新た
に作り込まなければならず、製造工程数が増加してしま
うという欠点があった。
高電圧信号の入力保護回路は、静電気保護に寄生ｎｐｎ
バイポーラトランジスタを使用しており、入力端子と接
地端子間に負極の静電気パルスが印加される場合以外
は、コレクタ・ベースあるいはエミッタ・ベース間のブ
レークダウン電圧が、動作開始のトリガとなっている。
従って、素子分離の方法を変更した場合、例えば高集積
化の為トレンチ分離を採用した場合、ブレークダウン電
圧が高くなり保護機能を果たせなくなる。図３に示す従
来の入力保護回路で言えば、最小チャネル長０．５μｍ
の製造プロセスで従来のＬＯＣＯＳ分離の場合１１Ｖ前
後のブレークダウン耐圧であったものが、トレンチ分離
を採用することで１６Ｖ前後に高くなってしまい、ｎチ
ャネルＭＯＳトランジスタＭ１が破壊されてしまうとい
う欠点がある。この様な分離方式の違いによるブレーク
ダウン耐圧の変化は、ｐ型基板とｎ型拡散層とのブレー
クダウンが、素子分離領域との境界の表面近傍での電界
集中により生じている為である。これらを回避する為に
は、単なる寄生素子ではない静電気保護様の素子を新た
に作り込まなければならず、製造工程数が増加してしま
うという欠点があった。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
装置の入力保護回路は、ＣＭＯＳトランジスタ構成の半
導体集積回路装置のチップ上に設けられて、ゲート電極
が電源電圧供給端子に接続され、ドレイン電極が信号入
力端子に接続され、基板電極が接地端子に接続され、ソ
ース電極が解放されたｎチャネル型の第１のＭＯＳトラ
ンジスタと、ゲート電極及びドレイン電極が前記電源電
圧供給端子に接続され、基板電極が前記接地端子に接続
され、ソース電極が解放されたｎチャネル型の第２のＭ
ＯＳトランジスタとを備えることを特徴とする。
装置の入力保護回路は、ＣＭＯＳトランジスタ構成の半
導体集積回路装置のチップ上に設けられて、ゲート電極
が電源電圧供給端子に接続され、ドレイン電極が信号入
力端子に接続され、基板電極が接地端子に接続され、ソ
ース電極が解放されたｎチャネル型の第１のＭＯＳトラ
ンジスタと、ゲート電極及びドレイン電極が前記電源電
圧供給端子に接続され、基板電極が前記接地端子に接続
され、ソース電極が解放されたｎチャネル型の第２のＭ
ＯＳトランジスタとを備えることを特徴とする。
【００１１】又、上記の半導体集積回路装置の入力保護
回路において、コレクタ電極が前記電源電圧供給端子に
接続され、エミッタ電極が前記信号入力端子に接続さ
れ、ベース電極が前記接地端子に接続されたｎｐｎ型の
第１のバイポーラトランジスタと、コレクタ電極が前記
信号入力端子に接続され、エミッタ電極及びベース電極
が前記接地端子に接続されたｎｐｎ型の第２のバイポー
ラトランジスタとを備えることを特徴とする。
回路において、コレクタ電極が前記電源電圧供給端子に
接続され、エミッタ電極が前記信号入力端子に接続さ
れ、ベース電極が前記接地端子に接続されたｎｐｎ型の
第１のバイポーラトランジスタと、コレクタ電極が前記
信号入力端子に接続され、エミッタ電極及びベース電極
が前記接地端子に接続されたｎｐｎ型の第２のバイポー
ラトランジスタとを備えることを特徴とする。
【００１２】更に、上記の半導体集積回路装置の入力保
護回路において、前記信号入力端子とこの入力保護回路
からの信号を受ける信号処理回路の信号入力点との間に
電流経路をなすように接続されて、ゲート電極が前記電
源電圧供給端子に接続され、基板電極が前記接地端子に
接続されたトランスファゲートのｎチャネル型ＭＯＳト
ランジスタを設けたことを特徴とする。
護回路において、前記信号入力端子とこの入力保護回路
からの信号を受ける信号処理回路の信号入力点との間に
電流経路をなすように接続されて、ゲート電極が前記電
源電圧供給端子に接続され、基板電極が前記接地端子に
接続されたトランスファゲートのｎチャネル型ＭＯＳト
ランジスタを設けたことを特徴とする。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図を用いて詳細に説明する。図１は本発明の第１の
実施の形態を示す回路図である。ゲート電極が電源端子
３に、ドレイン電極が入力端子１に、ソース電極が解放
端に、基板電極が接地端子４に接続されたｎチャネルＭ
ＯＳトランジスタＭ２と、ゲート電極およドレイン電極
が電源端子３に、ソース電極が解放端に、基板電極が接
地端子４に接続されたｎチャネルＭＯＳトランジスタＭ
３とを含み構成されている。図３に示す従来の入力保護
回路と同様に、出力端子２の電位が電源端子３の電位以
上に上昇しないように、ｎチャネルＭＯＳトランジスタ
Ｍ１が入力端子１と出力端子２間に接続されている。
て、図を用いて詳細に説明する。図１は本発明の第１の
実施の形態を示す回路図である。ゲート電極が電源端子
３に、ドレイン電極が入力端子１に、ソース電極が解放
端に、基板電極が接地端子４に接続されたｎチャネルＭ
ＯＳトランジスタＭ２と、ゲート電極およドレイン電極
が電源端子３に、ソース電極が解放端に、基板電極が接
地端子４に接続されたｎチャネルＭＯＳトランジスタＭ
３とを含み構成されている。図３に示す従来の入力保護
回路と同様に、出力端子２の電位が電源端子３の電位以
上に上昇しないように、ｎチャネルＭＯＳトランジスタ
Ｍ１が入力端子１と出力端子２間に接続されている。
【００１４】以下、入力端子１に静電気パルスが印加さ
れた場合の動作について説明する。入力端子１に、接地
端子４に対して正極の静電気パルスが印加されると、ｎ
チャネルＭＯＳトランジスタＭ２のドレイン電極（ｎ型
拡散層）とｐ型基板とが逆バイアス状態になりブレーク
ダウンが生じて放電することで、内部回路が保護され
る。
れた場合の動作について説明する。入力端子１に、接地
端子４に対して正極の静電気パルスが印加されると、ｎ
チャネルＭＯＳトランジスタＭ２のドレイン電極（ｎ型
拡散層）とｐ型基板とが逆バイアス状態になりブレーク
ダウンが生じて放電することで、内部回路が保護され
る。
【００１５】入力端子１に、接地端子４に対して負極の
静電気パルスが印加されると、ｎチャネルＭＯＳトラン
ジスタＭ２のドレイン電極（ｎ型拡散層）とｐ型基板と
が順バイアス状態になる放電することで、内部回路が保
護される。
静電気パルスが印加されると、ｎチャネルＭＯＳトラン
ジスタＭ２のドレイン電極（ｎ型拡散層）とｐ型基板と
が順バイアス状態になる放電することで、内部回路が保
護される。
【００１６】入力端子１に、電源端子３に対して正極の
静電気パルスが印加されると、ｎチャネルＭＯＳトラン
ジスタＭ２のドレイン電極（ｎ型拡散層）とｐ型基板は
逆バイアス状態になりブレークダウンが生じ、ｐ型基板
とｎチャネルＭＯＳトランジスタＭ３のドレイン電極
（ｎ型拡散層）との順バイアスされたｐｎ接合を介して
放電することで、内部回路が保護される。
静電気パルスが印加されると、ｎチャネルＭＯＳトラン
ジスタＭ２のドレイン電極（ｎ型拡散層）とｐ型基板は
逆バイアス状態になりブレークダウンが生じ、ｐ型基板
とｎチャネルＭＯＳトランジスタＭ３のドレイン電極
（ｎ型拡散層）との順バイアスされたｐｎ接合を介して
放電することで、内部回路が保護される。
【００１７】入力端子１に、電源端子３に対して負極の
静電気パルスが印加されると、ｎチャネルＭＯＳトラン
ジスタＭ３のドレイン電極（ｎ型拡散層）とｐ型基板は
逆バイアス状態になりブレークダウンが生じ、ｐ型基板
とｎチャネルＭＯＳトランジスタＭ２のドレイン電極
（ｎ型拡散層）との順バイアスされたｐｎ接合を介して
放電することで、内部回路が保護される。
静電気パルスが印加されると、ｎチャネルＭＯＳトラン
ジスタＭ３のドレイン電極（ｎ型拡散層）とｐ型基板は
逆バイアス状態になりブレークダウンが生じ、ｐ型基板
とｎチャネルＭＯＳトランジスタＭ２のドレイン電極
（ｎ型拡散層）との順バイアスされたｐｎ接合を介して
放電することで、内部回路が保護される。
【００１８】以上説明した様に、入力保護回路における
静電気保護回路の動作開始電圧は、ｎチャネルＭＯＳト
ランジスタＭ２，Ｍ３のドレイン電極（ｎ型拡散層）と
ｐ型基板間のブレークダウン耐圧によって決定される。
ｎチャネルＭＯＳトランジスタ（Ｍ２，Ｍ３）は寄生素
子ではなくｎチャネルＭＯＳトランジスタＭ１と同様に
して製造されるものであるから、相対的なブレークダウ
ン耐圧は製造方法が変わっても変化せず、特に高集積化
の為に素子分離領域の形成方法を変えた場合でもブレー
クダウン耐圧が変化することはない。例えば、最小チャ
ネル長０．５μｍの製造プロセスでＬＯＣＯＳ分離から
トレンチ分離にした場合でも、ブレークダウン耐圧は１
０Ｖ前後で変化はない。従って、従来の様に素子分離方
法を変えることで、ｎチャネルＭＯＳトランジスタＭ１
が静電気破壊を起こすようなことはなくなる。つまり、
製造プロセス依存性が少なく、微細化に適した入力保護
回路と言える。
静電気保護回路の動作開始電圧は、ｎチャネルＭＯＳト
ランジスタＭ２，Ｍ３のドレイン電極（ｎ型拡散層）と
ｐ型基板間のブレークダウン耐圧によって決定される。
ｎチャネルＭＯＳトランジスタ（Ｍ２，Ｍ３）は寄生素
子ではなくｎチャネルＭＯＳトランジスタＭ１と同様に
して製造されるものであるから、相対的なブレークダウ
ン耐圧は製造方法が変わっても変化せず、特に高集積化
の為に素子分離領域の形成方法を変えた場合でもブレー
クダウン耐圧が変化することはない。例えば、最小チャ
ネル長０．５μｍの製造プロセスでＬＯＣＯＳ分離から
トレンチ分離にした場合でも、ブレークダウン耐圧は１
０Ｖ前後で変化はない。従って、従来の様に素子分離方
法を変えることで、ｎチャネルＭＯＳトランジスタＭ１
が静電気破壊を起こすようなことはなくなる。つまり、
製造プロセス依存性が少なく、微細化に適した入力保護
回路と言える。
【００１９】次に、本発明の第２の実施の形態を、図２
を用いて詳細に説明する。第１の実施の形態と同様、ゲ
ート電極が電源端子３に、ドレイン電極が入力端子１
に、ソース電極が開放端に、基板電極が接地端子４に接
続されたｎチャネルＭＯＳトランジスタＭ２と、ゲート
電極およびドレイン電極が電源端子３に、ソース電極が
開放端に、基板電極が接地端子４に接続されたｎチャネ
ルＭＯＳトランジスタＭ３とを含み構成されている。図
３に示す従来の入力保護回路と同様に、出力端子２の電
位が電源端子３の電位以上に上昇しないように、ｎチャ
ネルＭＯＳトランジスタＭ１が入力端子１と出力端子２
間に接続されている。寄生ｎｐｎバイポーラトランジス
タＱ１，Ｑ２は、図３に示す従来の入力保護回路と同
様、静電気保護用として入力端子１と電源端子３、接地
端子間に接続されている。
を用いて詳細に説明する。第１の実施の形態と同様、ゲ
ート電極が電源端子３に、ドレイン電極が入力端子１
に、ソース電極が開放端に、基板電極が接地端子４に接
続されたｎチャネルＭＯＳトランジスタＭ２と、ゲート
電極およびドレイン電極が電源端子３に、ソース電極が
開放端に、基板電極が接地端子４に接続されたｎチャネ
ルＭＯＳトランジスタＭ３とを含み構成されている。図
３に示す従来の入力保護回路と同様に、出力端子２の電
位が電源端子３の電位以上に上昇しないように、ｎチャ
ネルＭＯＳトランジスタＭ１が入力端子１と出力端子２
間に接続されている。寄生ｎｐｎバイポーラトランジス
タＱ１，Ｑ２は、図３に示す従来の入力保護回路と同
様、静電気保護用として入力端子１と電源端子３、接地
端子間に接続されている。
【００２０】以下に、入力端子１に静電気パルスが印加
された場合の動作について、説明する。入力端子１に、
接地端子４に対して正極の静電気パルスが印加される
と、ｎチャネルＭＯＳトランジスタＭ２のドレイン電極
（ｎ型拡散層）とｐ型基板が逆バイアス状態になりブレ
ークダウンが生じ、このブレークダウン電流が寄生抵抗
により寄生ｎｐｎバイポーラトランジスタＱ２のベース
電位を上昇させ、寄生ｎｐｎバイポーラトランジスタＱ
２をオンさせ放電することで、内部回路が保護される。
された場合の動作について、説明する。入力端子１に、
接地端子４に対して正極の静電気パルスが印加される
と、ｎチャネルＭＯＳトランジスタＭ２のドレイン電極
（ｎ型拡散層）とｐ型基板が逆バイアス状態になりブレ
ークダウンが生じ、このブレークダウン電流が寄生抵抗
により寄生ｎｐｎバイポーラトランジスタＱ２のベース
電位を上昇させ、寄生ｎｐｎバイポーラトランジスタＱ
２をオンさせ放電することで、内部回路が保護される。
【００２１】入力端子１に、接地端子４に対して負極の
静電気パルスが印加されると、ｎチャネルＭＯＳトラン
ジスタＭ２のドレイン電極（ｎ型拡散層）とｐ型基板及
び寄生ｎｐｎバイポーラトランジスタＱ２のコレクタ・
ベース間が順バイアス状態になり放電することで、内部
回路が保護される。
静電気パルスが印加されると、ｎチャネルＭＯＳトラン
ジスタＭ２のドレイン電極（ｎ型拡散層）とｐ型基板及
び寄生ｎｐｎバイポーラトランジスタＱ２のコレクタ・
ベース間が順バイアス状態になり放電することで、内部
回路が保護される。
【００２２】入力端子１に、電源端子３に対して正極の
静電気パルスが印加されると、ｎチャネルＭＯＳトラン
ジスタＭ２のドレイン電極（ｎ型拡散層）とｐ型基板と
は逆バイアス状態になりブレークダウンが生じ、このブ
レークダウン電流が寄生抵抗により寄生ｎｐｎバイポー
ラトランジスタＱ１のベース電位を上昇させ、寄生ｎｐ
ｎバイポーラトランジスタＱ１をオンさせ放電すること
で、内部回路が保護される。
静電気パルスが印加されると、ｎチャネルＭＯＳトラン
ジスタＭ２のドレイン電極（ｎ型拡散層）とｐ型基板と
は逆バイアス状態になりブレークダウンが生じ、このブ
レークダウン電流が寄生抵抗により寄生ｎｐｎバイポー
ラトランジスタＱ１のベース電位を上昇させ、寄生ｎｐ
ｎバイポーラトランジスタＱ１をオンさせ放電すること
で、内部回路が保護される。
【００２３】入力端子１に、電源端子３に対して負極の
静電気パルスが印加されると、ｎチャネルＭＯＳトラン
ジスタＭ３のドレイン電極（ｎ型拡散層）とｐ型基板は
逆バイアス状態になりブレークダウンが生じ、このブレ
ークダウン電流が寄生抵抗により寄生ｎｐｎバイポーラ
トランジスタＱ１のベース電位を上昇させ、寄生ｎｐｎ
バイポーラトランジスタＱ１をオンさせ放電すること
で、内部回路が保護される。
静電気パルスが印加されると、ｎチャネルＭＯＳトラン
ジスタＭ３のドレイン電極（ｎ型拡散層）とｐ型基板は
逆バイアス状態になりブレークダウンが生じ、このブレ
ークダウン電流が寄生抵抗により寄生ｎｐｎバイポーラ
トランジスタＱ１のベース電位を上昇させ、寄生ｎｐｎ
バイポーラトランジスタＱ１をオンさせ放電すること
で、内部回路が保護される。
【００２４】以上説明した様に、本第２の実施の形態で
は、ｎチャネルＭＯＳトランジスタＭ２，Ｍ３のドレイ
ン（ｎ型拡散層）とｐ型基板間のブレークダウン電流に
よって寄生ｎｐｎバイポーラトランジスタＱ１，Ｑ２を
オンさせ静電気を放電している。従って、第１の実施の
形態同様、ｎチャネルＭＯＳトランジスタＭ２，Ｍ３は
寄生素子ではなくｎチャネルＭＯＳトランジスタＭ１と
同様にして製造されるものであるから、相対的なブレー
クダウン耐圧は製造方法が変わっても変化せず、製造プ
ロセス依存性が少ない微細化に適した入力保護回路と言
える。
は、ｎチャネルＭＯＳトランジスタＭ２，Ｍ３のドレイ
ン（ｎ型拡散層）とｐ型基板間のブレークダウン電流に
よって寄生ｎｐｎバイポーラトランジスタＱ１，Ｑ２を
オンさせ静電気を放電している。従って、第１の実施の
形態同様、ｎチャネルＭＯＳトランジスタＭ２，Ｍ３は
寄生素子ではなくｎチャネルＭＯＳトランジスタＭ１と
同様にして製造されるものであるから、相対的なブレー
クダウン耐圧は製造方法が変わっても変化せず、製造プ
ロセス依存性が少ない微細化に適した入力保護回路と言
える。
【００２５】入力保護回路の集積度と言う点では第１の
実施の形態に劣るが、第１の実施の形態がｎチャネルＭ
ＯＳトランジスタのブレークダウン電流だけで放電して
いるのに対し、バイポーラトランジスタの動作を活用す
ることで放電時の抵抗を低減でき熱破壊に強いと言う効
果がある。
実施の形態に劣るが、第１の実施の形態がｎチャネルＭ
ＯＳトランジスタのブレークダウン電流だけで放電して
いるのに対し、バイポーラトランジスタの動作を活用す
ることで放電時の抵抗を低減でき熱破壊に強いと言う効
果がある。
【００２６】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置の入力保護回路は、素子分離方法等の変更に
依存せず静電気保護回路の動作開始電圧を安定化させる
ことができる。これにより静電気耐性変動を防止し安定
して内部素子を保護すると共に、自身の電源電圧よりも
高電圧の信号を信頼性を損なうことなく入力することが
でき、微細化に非常に適しているという効果がある。
積回路装置の入力保護回路は、素子分離方法等の変更に
依存せず静電気保護回路の動作開始電圧を安定化させる
ことができる。これにより静電気耐性変動を防止し安定
して内部素子を保護すると共に、自身の電源電圧よりも
高電圧の信号を信頼性を損なうことなく入力することが
でき、微細化に非常に適しているという効果がある。
【図１】本発明の第１の実施の形態の回路図である。
【図２】本発明の第２の実施の形態の回路図である。
【図３】従来の入力保護回路の一例を示す回路図であ
る。
る。
【図４】寄生ｎｐｎバイポーラトランジスタの断面図で
ある。
ある。
【符号の説明】 １ 入力端子 ２ 出力端子 ３ 電源端子 ４ 接地端子 ３１ ｎ型拡散層（コレクタ） ３２ ｎ型拡散層（エミッタ） ３３ ｐ型シリコン基板 ３４ シリコン酸化膜
Claims (4)
- 【請求項１】 ＣＭＯＳトランジスタ構成の半導体集積
回路装置のチップ上に設けられて、 ゲート電極が電源電圧供給端子に接続され、ドレイン電
極が信号入力端子に接続され、基板電極が接地端子に接
続され、ソース電極が解放されたｎチャネル型の第１の
ＭＯＳトランジスタと、 ゲート電極及びドレイン電極が前記電源電圧供給端子に
接続され、基板電極が前記接地端子に接続され、ソース
電極が解放されたｎチャネル型の第２のＭＯＳトランジ
スタとを備えることを特徴とする半導体集積回路装置の
入力保護回路。 - 【請求項２】 請求項１に記載の半導体集積回路装置の
入力保護回路において、 コレクタ電極が前記電源電圧供給端子に接続され、エミ
ッタ電極が前記信号入力端子に接続され、ベース電極が
前記接地端子に接続されたｎｐｎ型の第１のバイポーラ
トランジスタと、 コレクタ電極が前記信号入力端子に接続され、エミッタ
電極及びベース電極が前記接地端子に接続されたｎｐｎ
型の第２のバイポーラトランジスタとを備えることを特
徴とする半導体集積回路装置の入力保護回路。 - 【請求項３】 請求項１又は請求項２記載の半導体集積
回路装置の入力保護回路において、 前記信号入力端子とこの入力保護回路からの信号を受け
る信号処理回路の信号入力点との間に電流経路をなすよ
うに接続されて、ゲート電極が前記電源電圧供給端子に
接続され、基板電極が前記接地端子に接続されたトラン
スファゲートのｎチャネル型ＭＯＳトランジスタを設け
たことを特徴とする半導体集積回路装置の入力保護回
路。 - 【請求項４】 請求項２に記載の半導体集積回路装置の
入力保護回路において、 前記チップの基板にｐ型シリコン結晶基板を用い、前記
第１及び第２のバイポーラトランジスタが、前記ｐ型シ
リコン結晶基板をベース領域とし、前記ｐ型シリコン結
晶基板内に形成されたｎ型領域であって、素子分離領域
を挟んでこれに接して形成された二つのｎ型領域をコレ
クタ領域又はエミッタ領域とする構造であることを特徴
とする半導体集積回路装置の入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7266941A JPH09116023A (ja) | 1995-10-16 | 1995-10-16 | 半導体集積回路装置の入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7266941A JPH09116023A (ja) | 1995-10-16 | 1995-10-16 | 半導体集積回路装置の入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09116023A true JPH09116023A (ja) | 1997-05-02 |
Family
ID=17437819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7266941A Pending JPH09116023A (ja) | 1995-10-16 | 1995-10-16 | 半導体集積回路装置の入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09116023A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60213122A (ja) * | 1984-04-06 | 1985-10-25 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6150358A (ja) * | 1984-08-20 | 1986-03-12 | Toshiba Corp | 半導体集積回路 |
| JPH04122059A (ja) * | 1990-09-13 | 1992-04-22 | Nissan Motor Co Ltd | 出力保護回路 |
| JPH0548021A (ja) * | 1991-08-09 | 1993-02-26 | Sumitomo Metal Ind Ltd | 半導体保護回路 |
| JPH06177330A (ja) * | 1992-12-01 | 1994-06-24 | Sharp Corp | 半導体装置 |
-
1995
- 1995-10-16 JP JP7266941A patent/JPH09116023A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60213122A (ja) * | 1984-04-06 | 1985-10-25 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6150358A (ja) * | 1984-08-20 | 1986-03-12 | Toshiba Corp | 半導体集積回路 |
| JPH04122059A (ja) * | 1990-09-13 | 1992-04-22 | Nissan Motor Co Ltd | 出力保護回路 |
| JPH0548021A (ja) * | 1991-08-09 | 1993-02-26 | Sumitomo Metal Ind Ltd | 半導体保護回路 |
| JPH06177330A (ja) * | 1992-12-01 | 1994-06-24 | Sharp Corp | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6399990B1 (en) | Isolated well ESD device | |
| KR100427781B1 (ko) | 반도체장치 | |
| US6573566B2 (en) | Low-voltage-triggered SOI-SCR device and associated ESD protection circuit | |
| US7825473B2 (en) | Initial-on SCR device for on-chip ESD protection | |
| US7982523B2 (en) | Electro static discharge clamping device | |
| JP2959528B2 (ja) | 保護回路 | |
| US7573102B2 (en) | ESD protection structure and method utilizing substrate triggering for a high-voltage tolerant pad | |
| US5751042A (en) | Internal ESD protection circuit for semiconductor devices | |
| US20070131965A1 (en) | Triple-well low-voltage-triggered ESD protection device | |
| JPH09134997A (ja) | 半導体素子における静電放電保護装置 | |
| US7245467B2 (en) | ESD protection circuit between different voltage sources | |
| KR100243496B1 (ko) | 반도체 장치 | |
| US6392860B1 (en) | Electrostatic discharge protection circuit with gate-modulated field-oxide device | |
| JP2003007833A (ja) | 半導体装置 | |
| US5949634A (en) | Electrostatic discharge protection circuit triggered by MOS transistor | |
| US6317306B1 (en) | Electrostatic discharge protection circuit | |
| JPH07193195A (ja) | Ｃｍｏｓ集積回路装置 | |
| JP2001291836A (ja) | 静電気保護用半導体装置 | |
| US6707653B2 (en) | Semiconductor controlled rectifier for use in electrostatic discharge protection circuit | |
| US6414830B1 (en) | ESD protection circuit for integrated circuit with operating voltages exceeding power supply voltages | |
| JP2753191B2 (ja) | 半導体装置 | |
| JPH09116023A (ja) | 半導体集積回路装置の入力保護回路 | |
| KR19990074584A (ko) | 정전방전 보호 회로를 갖는 반도체 소자 | |
| JP2671755B2 (ja) | 入出力保護回路 | |
| KR100591125B1 (ko) | 정전기적 방전으로부터의 보호를 위한 게이트 접지 엔모스트랜지스터 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980908 |