JP2959528B2 - 保護回路 - Google Patents
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体回路の保護回
路に係わり、特に入力端子および出力端子に接続される
保護回路に関する。
路に係わり、特に入力端子および出力端子に接続される
保護回路に関する。
【０００２】
【従来の技術】半導体装置における静電破壊は、半導体
装置の製造工程、組立工程実使用状態などの全般にわた
って注意が必要である。静電放電により、特性劣化、接
合破壊、酸化膜破壊等が起こる。近年、半導体素子の微
細化の進展は著しいが、この微細化により静電破壊耐量
は減少するので、その防止対策はますます重要になって
きている。
装置の製造工程、組立工程実使用状態などの全般にわた
って注意が必要である。静電放電により、特性劣化、接
合破壊、酸化膜破壊等が起こる。近年、半導体素子の微
細化の進展は著しいが、この微細化により静電破壊耐量
は減少するので、その防止対策はますます重要になって
きている。
【０００３】もっとも一般的な静電破壊の例では、人体
に帯電した静電気の放電による破壊があるが、帯電した
電圧が環境により数千Ｖに達する場合もある。この放電
により半導体素子電極の溶断、ｐｎ接合破壊、酸化膜破
壊等が引き起こされることになる。
に帯電した静電気の放電による破壊があるが、帯電した
電圧が環境により数千Ｖに達する場合もある。この放電
により半導体素子電極の溶断、ｐｎ接合破壊、酸化膜破
壊等が引き起こされることになる。
【０００４】ＭＯＳ型トランジスタを用いる半導体装置
では、トランジスタが絶縁されたゲート電極を有するの
で、静電破壊には特に弱く、静電対策が必要なる理由で
あり、この破壊対策の一般的な方法としては、入力端子
と入力回路間に保護回路を挿入することによって、この
保護回路に過電圧を吸収させている。
では、トランジスタが絶縁されたゲート電極を有するの
で、静電破壊には特に弱く、静電対策が必要なる理由で
あり、この破壊対策の一般的な方法としては、入力端子
と入力回路間に保護回路を挿入することによって、この
保護回路に過電圧を吸収させている。
【０００５】保護回路は、抵抗の挿入、ｐｎダイオー
ド、抵抗とｐｎダイオードの組み合わせ、抵抗素子とＭ
ＯＳダイオードの組み合わせ等がある。
ド、抵抗とｐｎダイオードの組み合わせ、抵抗素子とＭ
ＯＳダイオードの組み合わせ等がある。
【０００６】上述した半導体装置におけるこの種の従来
の静電保護回路の等価回路の一例を示した図７（ａ）を
参照すると、この保護回路は、ソース電極とゲート電極
と基板電極とをそれぞれ高位側電源ＶＤＤに接続したｐ
チャネル型ＭＯＳトランジスタ（以下、ｐチャネル型ト
ランジスタと称す）Ｐ１のドレイン電極と、ソース電極
とゲート電極と基板電極とをそれぞれ低位側電源ＶＳＳ
に接続したｎチャネル型ＭＯＳトランジスタ（以下、ｎ
チャネル型トランジスタと称す）Ｎ１のドレイン電極と
を接続し、この接続点を外部端子および内部回路に接続
する構成である。
の静電保護回路の等価回路の一例を示した図７（ａ）を
参照すると、この保護回路は、ソース電極とゲート電極
と基板電極とをそれぞれ高位側電源ＶＤＤに接続したｐ
チャネル型ＭＯＳトランジスタ（以下、ｐチャネル型ト
ランジスタと称す）Ｐ１のドレイン電極と、ソース電極
とゲート電極と基板電極とをそれぞれ低位側電源ＶＳＳ
に接続したｎチャネル型ＭＯＳトランジスタ（以下、ｎ
チャネル型トランジスタと称す）Ｎ１のドレイン電極と
を接続し、この接続点を外部端子および内部回路に接続
する構成である。
【０００７】上述した回路構成の保護回路の断面構造を
示した図７（ｂ）を参照すると、ｐ型基板ｐ−ｓｕｂ上
のｎウェル領域内に形成されたｐチャネル型トランジス
タＰ１のソース電極Ｓ１とゲート電極Ｇ１とは金属配線
Ｍ１により高位側電源ＶＤＤ端子に接続され、さらにコ
ンタクトＣ１によってｎウェル領域Ｗ３に接続されてい
る。
示した図７（ｂ）を参照すると、ｐ型基板ｐ−ｓｕｂ上
のｎウェル領域内に形成されたｐチャネル型トランジス
タＰ１のソース電極Ｓ１とゲート電極Ｇ１とは金属配線
Ｍ１により高位側電源ＶＤＤ端子に接続され、さらにコ
ンタクトＣ１によってｎウェル領域Ｗ３に接続されてい
る。
【０００８】一方、ｐ型基板上に形成されたｎチャネル
型トランジスタＮ１のゲート電極Ｇ２とソース電極Ｓ２
とは金属配線Ｍ３によって低位側電源ＶＳＳ端子に接続
され、さらにコンタクトＣ２によってＰ型基板に接続さ
れている。
型トランジスタＮ１のゲート電極Ｇ２とソース電極Ｓ２
とは金属配線Ｍ３によって低位側電源ＶＳＳ端子に接続
され、さらにコンタクトＣ２によってＰ型基板に接続さ
れている。
【０００９】ｐチャネル型トランジスタＰ１およびｎチ
ャネル型トランジスタＮ１のそれぞれのドレイン電極Ｄ
１およびＤ２は金属配線Ｍ２で外部端子および内部回路
に接続されている。これらの各トランジスタはフィール
ド酸化膜ＳｉＯ2 で素子分離され、各電極を含む素子表
面には酸化膜が形成されその上層に形成された金属配線
とは絶縁されている。
ャネル型トランジスタＮ１のそれぞれのドレイン電極Ｄ
１およびＤ２は金属配線Ｍ２で外部端子および内部回路
に接続されている。これらの各トランジスタはフィール
ド酸化膜ＳｉＯ2 で素子分離され、各電極を含む素子表
面には酸化膜が形成されその上層に形成された金属配線
とは絶縁されている。
【００１０】これらのトランジスタのうち、ｐチャネル
型トランジスタＰ１のソース・ドレイン電極間にはｐｎ
ｐ型の寄生トランジスタＴｒ１が、ｎチャネル型トラン
ジスタＮ１のソース・ドレイン電極間にはｎｐｎ型の寄
生トランジスタＴｒ２がそれぞれ形成される。
型トランジスタＰ１のソース・ドレイン電極間にはｐｎ
ｐ型の寄生トランジスタＴｒ１が、ｎチャネル型トラン
ジスタＮ１のソース・ドレイン電極間にはｎｐｎ型の寄
生トランジスタＴｒ２がそれぞれ形成される。
【００１１】ｎチャネル側の寄生トランジスタＴｒ２の
ベース電位はチャネル部ｃｈ２と導電位になるが、この
ベース電極とコンタクトＣ２までに若干の距離があるた
め、この間に寄生抵抗Ｒ２が生じる。
ベース電位はチャネル部ｃｈ２と導電位になるが、この
ベース電極とコンタクトＣ２までに若干の距離があるた
め、この間に寄生抵抗Ｒ２が生じる。
【００１２】ｎチャネル型トランジスタＮ１のドレイン
電極Ｄ２には、低位側電源ＶＳＳに対して正の過電圧が
加わると、ｎ型のドレイン電極Ｄ２とｐ型基板の接合部
において、なだれ降伏を起こすことになる。
電極Ｄ２には、低位側電源ＶＳＳに対して正の過電圧が
加わると、ｎ型のドレイン電極Ｄ２とｐ型基板の接合部
において、なだれ降伏を起こすことになる。
【００１３】寄生抵抗Ｒ２が抵抗値ゼロではないため、
チャネル部ｃｈ２、すなわち、寄生トランジスタＴｒ２
のベース電位が上昇し、この寄生トランジスタＴｒ２は
スナックバックする。このスナックバック現象を起こす
ときのソース・ドレイン電極間電圧ＶＤＳとソース・ド
レイン電極間電流ＩＤＳとの関係を示した後述の図２を
参照すると、なだれ降伏の初期の電圧ＢＶＤＳＳよりチ
ャネル側のスナックバック後の電圧ＶＳＢＮは低くな
り、印加された過電圧はスナックバック後の電圧ＶＳＢ
Ｎまでクランプされる。ｐチャネル側の寄生トランジス
タＴｒ１も同様に過電圧をＶＳＢＰまでクランプするこ
とを示している。
チャネル部ｃｈ２、すなわち、寄生トランジスタＴｒ２
のベース電位が上昇し、この寄生トランジスタＴｒ２は
スナックバックする。このスナックバック現象を起こす
ときのソース・ドレイン電極間電圧ＶＤＳとソース・ド
レイン電極間電流ＩＤＳとの関係を示した後述の図２を
参照すると、なだれ降伏の初期の電圧ＢＶＤＳＳよりチ
ャネル側のスナックバック後の電圧ＶＳＢＮは低くな
り、印加された過電圧はスナックバック後の電圧ＶＳＢ
Ｎまでクランプされる。ｐチャネル側の寄生トランジス
タＴｒ１も同様に過電圧をＶＳＢＰまでクランプするこ
とを示している。
【００１４】
【発明が解決しようとする課題】上述した従来の保護回
路は、静電気サージ等の破壊耐圧を測定してみると、ｎ
チャネル型トランジスタがスナックバックする場合の方
が、ｐチャネル型トランジスタがスナックバックする場
合よりも寄生トランジスタが破壊されやすいことが判っ
ている。
路は、静電気サージ等の破壊耐圧を測定してみると、ｎ
チャネル型トランジスタがスナックバックする場合の方
が、ｐチャネル型トランジスタがスナックバックする場
合よりも寄生トランジスタが破壊されやすいことが判っ
ている。
【００１５】すなわち、ｎチャネル型トランジスタに形
成される寄生トランジスタがｎｐｎになっているため、
スナックバックした後に、局所的に発熱しやすく、破壊
されやすいためである。素子内部の電子はホールよりも
移動度が高いため、ｎｐｎトランジスタはスナップバッ
クしやすく、トランジスタの増幅率ｈｆｅの温度依存性
が大きい。そのため、電流が集中しやすく発熱も集中す
ることになり、破壊に至ることになる。
成される寄生トランジスタがｎｐｎになっているため、
スナックバックした後に、局所的に発熱しやすく、破壊
されやすいためである。素子内部の電子はホールよりも
移動度が高いため、ｎｐｎトランジスタはスナップバッ
クしやすく、トランジスタの増幅率ｈｆｅの温度依存性
が大きい。そのため、電流が集中しやすく発熱も集中す
ることになり、破壊に至ることになる。
【００１６】また、保護回路として、ｎチャネル型トラ
ンジスタとｐチャネル型トランジスタの両極性のトラン
ジスタを用いているため、保護回路自身を小型化するこ
とが難しいことである。
ンジスタとｐチャネル型トランジスタの両極性のトラン
ジスタを用いているため、保護回路自身を小型化するこ
とが難しいことである。
【００１７】すなわち、ドレイン電極およびソース電極
の不純物が、ｎ型とｐ型では異なるため共用できないか
らである。
の不純物が、ｎ型とｐ型では異なるため共用できないか
らである。
【００１８】本発明の目的は、上述の欠点に鑑みなされ
たものであり、静電気によって破壊されにくく、かつチ
ップ面積に占める割合が小さい保護回路を提供すること
にある。
たものであり、静電気によって破壊されにくく、かつチ
ップ面積に占める割合が小さい保護回路を提供すること
にある。
【００１９】
【課題を解決するための手段】本発明の保護回路の特徴
は、複数のｐチャネル型ＭＯＳトランジスタのみの組み
合わせからなる静電保護手段を有し、この静電保護手段
がソース電極とゲート電極と基板電極とをそれぞれ高位
側電源端子に接続した第１のｐチャネル型ＭＯＳトラン
ジスタのドレイン電極と、ドレイン電極を低位側電源に
前記基板電極を高位側電源に接続した第２のｐチャネル
型ＭＯＳトランジスタのソース電極およびゲート電極と
を、外部端子および内部回路にそれぞれ共通接続する構
成を備えることにある。
は、複数のｐチャネル型ＭＯＳトランジスタのみの組み
合わせからなる静電保護手段を有し、この静電保護手段
がソース電極とゲート電極と基板電極とをそれぞれ高位
側電源端子に接続した第１のｐチャネル型ＭＯＳトラン
ジスタのドレイン電極と、ドレイン電極を低位側電源に
前記基板電極を高位側電源に接続した第２のｐチャネル
型ＭＯＳトランジスタのソース電極およびゲート電極と
を、外部端子および内部回路にそれぞれ共通接続する構
成を備えることにある。
【００２０】また、前記静電保護手段を構成する前記第
１および前記第２のｐチャネル型ＭＯＳトランジスタが
同一ｎウェル領域内に形成することができる。
１および前記第２のｐチャネル型ＭＯＳトランジスタが
同一ｎウェル領域内に形成することができる。
【００２１】さらに、前記保護手段の前記同一ｎウェル
領域内に形成される、前記第１のｐチャネル型ＭＯＳト
ランジスタのドレイン電極および前記第２のｐチャネル
型ＭＯＳトランジスタのソース電極を同一導電層を共用
して形成することもできる。
領域内に形成される、前記第１のｐチャネル型ＭＯＳト
ランジスタのドレイン電極および前記第２のｐチャネル
型ＭＯＳトランジスタのソース電極を同一導電層を共用
して形成することもできる。
【００２２】
【発明の実施の形態】まず、本発明の一実施の形態を図
面を参照しながら説明する。図１（ａ）は本発明の保護
回路の第１の実施例を示す等価回路図である。図１
（ａ）を参照すると、この保護回路は、ソース電極とゲ
ート電極と基板電極とをそれぞれ高位側電源ＶＤＤ端子
に接続したｐチャネル型ＭＯＳトランジスタＰ１のドレ
イン電極と、ドレイン電極を低位側電源ＶＳＳに基板電
極を高位側電源ＶＤＤに接続したｐチャネル型ＭＯＳト
ランジスタＰ２のソース電極およびゲート電極とを、外
部端子および内部回路にそれぞれ共通接続する構成であ
る。
面を参照しながら説明する。図１（ａ）は本発明の保護
回路の第１の実施例を示す等価回路図である。図１
（ａ）を参照すると、この保護回路は、ソース電極とゲ
ート電極と基板電極とをそれぞれ高位側電源ＶＤＤ端子
に接続したｐチャネル型ＭＯＳトランジスタＰ１のドレ
イン電極と、ドレイン電極を低位側電源ＶＳＳに基板電
極を高位側電源ＶＤＤに接続したｐチャネル型ＭＯＳト
ランジスタＰ２のソース電極およびゲート電極とを、外
部端子および内部回路にそれぞれ共通接続する構成であ
る。
【００２３】上述した回路構成の保護回路の断面構造を
示した図１（ｂ）を参照すると、ｐ型基板ｐ−ｓｕｂ上
のｎウェル領域内に形成されたｐチャネル型トランジス
タＰ１のソース電極Ｓ１とゲート電極Ｇ１とは金属配線
Ｍ１により高位側電源ＶＤＤ端子に接続され、さらにコ
ンタクトＣ１によってｎウェル領域Ｗ１に接続され、か
つコンタクトＣ２によってｎウェル領域Ｗ２に接続され
ている。
示した図１（ｂ）を参照すると、ｐ型基板ｐ−ｓｕｂ上
のｎウェル領域内に形成されたｐチャネル型トランジス
タＰ１のソース電極Ｓ１とゲート電極Ｇ１とは金属配線
Ｍ１により高位側電源ＶＤＤ端子に接続され、さらにコ
ンタクトＣ１によってｎウェル領域Ｗ１に接続され、か
つコンタクトＣ２によってｎウェル領域Ｗ２に接続され
ている。
【００２４】同様にｐ型基板ｐ−ｓｕｂ上のｐチャネル
型トランジスタＰ１に隣接するｎウェルＷ２領域内に形
成されたｐチャネル型トランジスタｐ２のゲート電極Ｇ
２とソース電極Ｓ２とは金属配線Ｍ２によって、ｐチャ
ネル型トランジスタＰ１のドレイン電極Ｄ１に接続さ
れ、さらに外部端子および内部回路にも共通接続され、
ｐチャネル型トランジスタｐ２のドレイン電極Ｄ２は金
属配線Ｍ３により低位側電源ＶＳＳに接続され、さら
に、ｎウェル領域Ｗ２はコンタクトＣ２によって高位側
電源ＶＤＤに接続されている。
型トランジスタＰ１に隣接するｎウェルＷ２領域内に形
成されたｐチャネル型トランジスタｐ２のゲート電極Ｇ
２とソース電極Ｓ２とは金属配線Ｍ２によって、ｐチャ
ネル型トランジスタＰ１のドレイン電極Ｄ１に接続さ
れ、さらに外部端子および内部回路にも共通接続され、
ｐチャネル型トランジスタｐ２のドレイン電極Ｄ２は金
属配線Ｍ３により低位側電源ＶＳＳに接続され、さら
に、ｎウェル領域Ｗ２はコンタクトＣ２によって高位側
電源ＶＤＤに接続されている。
【００２５】これらの各トランジスタはフィールド酸化
膜ＳｉＯ2 で素子分離され、各電極を含む素子表面には
酸化膜が形成されその上層に形成された金属配線とは絶
縁されている。
膜ＳｉＯ2 で素子分離され、各電極を含む素子表面には
酸化膜が形成されその上層に形成された金属配線とは絶
縁されている。
【００２６】これらのトランジスタのうち、ｐチャネル
型トランジスタＰ１のソース・ドレイン電極間にはｐｎ
ｐ型の寄生トランジスタＴｒ１が、ｐチャネル型トラン
ジスタＰ２のソース・ドレイン電極間にはｐｎｐ型の寄
生トランジスタＴｒ２がそれぞれ形成される。
型トランジスタＰ１のソース・ドレイン電極間にはｐｎ
ｐ型の寄生トランジスタＴｒ１が、ｐチャネル型トラン
ジスタＰ２のソース・ドレイン電極間にはｐｎｐ型の寄
生トランジスタＴｒ２がそれぞれ形成される。
【００２７】これら２つのトランジスタＰ１，Ｐ２は、
それぞれドレイン電極Ｄ１，Ｄ２とソース電極Ｓ１，Ｓ
２とをｐ型半導体とし、ｎウェルＷ１，Ｗ２をｎ型半導
体で形成することで実現している。
それぞれドレイン電極Ｄ１，Ｄ２とソース電極Ｓ１，Ｓ
２とをｐ型半導体とし、ｎウェルＷ１，Ｗ２をｎ型半導
体で形成することで実現している。
【００２８】次に、再び図１と、ＭＯＳトランジスタに
おけるスナックバック現象を起こすときのソース・ドレ
イン電極間電圧ＶＤＳ（Ｘ軸）とソース・ドレイン電極
間電流ＩＤＳ（Ｙ軸）との関係を示した図２と、静電気
が低位側電源ＶＳＳに流れる状態を説明するための等価
回路図を示した図３（ａ）と、静電気が高位側電源ＶＤ
Ｄに流れる状態を説明するための等価回路図を示した図
３（ｂ）とを併せて参照しながらこの実施の形態の動作
を説明する。
おけるスナックバック現象を起こすときのソース・ドレ
イン電極間電圧ＶＤＳ（Ｘ軸）とソース・ドレイン電極
間電流ＩＤＳ（Ｙ軸）との関係を示した図２と、静電気
が低位側電源ＶＳＳに流れる状態を説明するための等価
回路図を示した図３（ａ）と、静電気が高位側電源ＶＤ
Ｄに流れる状態を説明するための等価回路図を示した図
３（ｂ）とを併せて参照しながらこの実施の形態の動作
を説明する。
【００２９】図２を参照すると、ｐｎ接合の耐圧をＢＶ
ＤＳＳとすると、ｐチャネル型トランジスタのスナック
バック特性はｐｎ接合耐圧ＢＶＤＳＳを越えると急激に
低下し破壊ポイントＶＳＢＰへ向かって遷移していく。
同様にｎチャネル型トランジスタのスナックバック特性
はｐｎ接合耐圧ＢＶＤＳＳを越えると急激に低下し破壊
ポイントＶＳＢＮへ遷移するが、ＶＳＢＰよりも少ない
電流値の段階で破壊ポイントに達することが判る。
ＤＳＳとすると、ｐチャネル型トランジスタのスナック
バック特性はｐｎ接合耐圧ＢＶＤＳＳを越えると急激に
低下し破壊ポイントＶＳＢＰへ向かって遷移していく。
同様にｎチャネル型トランジスタのスナックバック特性
はｐｎ接合耐圧ＢＶＤＳＳを越えると急激に低下し破壊
ポイントＶＳＢＮへ遷移するが、ＶＳＢＰよりも少ない
電流値の段階で破壊ポイントに達することが判る。
【００３０】静電気等の過電圧が外部端子に印加される
ものとする。その場合、電流が流れる経路としては、低
位側電源ＶＳＳに流れる経路と、高位側電源ＶＤＤに流
れる経路の２つがある。さらに、印加される電圧の極性
によっては、正極、負極の場合が考えられる。
ものとする。その場合、電流が流れる経路としては、低
位側電源ＶＳＳに流れる経路と、高位側電源ＶＤＤに流
れる経路の２つがある。さらに、印加される電圧の極性
によっては、正極、負極の場合が考えられる。
【００３１】電流がＶＳＳに流れる場合には、図１およ
び図３（ａ）を併せて参照すると、正極性の電圧が印加
される場合、流れる電流経路は、外部端子→ｐチャネル
型トランジスタＰ２のソース電極Ｓ２→ｐｎｐ型の寄生
トランジスタＴｒ２のエミッタ電極→コレクタ電極→ｐ
チャネル型トランジスタＰ２のドレイン電極Ｄ２→低位
側電源ＶＳＳとなる。このとき、ｐチャネル型トランジ
スタＰ２のｐｎｐ型の寄生トランジスタＴｒ２が、上述
したスナックバック特性を有することから、過電圧は図
２の破壊ポイントＶＳＢＰでクランプされる。
び図３（ａ）を併せて参照すると、正極性の電圧が印加
される場合、流れる電流経路は、外部端子→ｐチャネル
型トランジスタＰ２のソース電極Ｓ２→ｐｎｐ型の寄生
トランジスタＴｒ２のエミッタ電極→コレクタ電極→ｐ
チャネル型トランジスタＰ２のドレイン電極Ｄ２→低位
側電源ＶＳＳとなる。このとき、ｐチャネル型トランジ
スタＰ２のｐｎｐ型の寄生トランジスタＴｒ２が、上述
したスナックバック特性を有することから、過電圧は図
２の破壊ポイントＶＳＢＰでクランプされる。
【００３２】破壊ポイントＶＳＢＰは、常にＶＳＢＰ＜
ＢＶＤＳＳの関係にあり、かつ、内部回路に使用される
トランジスタのゲート酸化膜の破壊電圧よりも小さく設
定される。
ＢＶＤＳＳの関係にあり、かつ、内部回路に使用される
トランジスタのゲート酸化膜の破壊電圧よりも小さく設
定される。
【００３３】次に、負極性の電圧が印加される場合、流
れる電流経路は、低位側電源ＶＳＳ→ｐチャネル型トラ
ンジスタＰ２のドレイン電極Ｄ２→ｎウェル領域Ｗ２→
金属配線Ｍ４→高位側電源ＶＤＤ→ｐチャネル型トラン
ジスタＰ１のソース電極Ｓ１→ｐｎｐ型の寄生トランジ
スタＴｒ１のエミッタ電極→コレクタ電極→ｐチャネル
型トランジスタＰ１のドレイン電極Ｄ１→外部端子とな
る。
れる電流経路は、低位側電源ＶＳＳ→ｐチャネル型トラ
ンジスタＰ２のドレイン電極Ｄ２→ｎウェル領域Ｗ２→
金属配線Ｍ４→高位側電源ＶＤＤ→ｐチャネル型トラン
ジスタＰ１のソース電極Ｓ１→ｐｎｐ型の寄生トランジ
スタＴｒ１のエミッタ電極→コレクタ電極→ｐチャネル
型トランジスタＰ１のドレイン電極Ｄ１→外部端子とな
る。
【００３４】このとき、ｐチャネル型トランジスタＰ１
の寄生トランジスタＴｒ１が、上述したスナックバック
特性を有することから、過電圧は図２の破壊ポイントＶ
ＳＢＰにｐチャネル型トランジスタＰ２のドレイン・ｎ
ウェル間ｐｎ接合の順方向電圧分が加わった電圧でクラ
ンプされる。
の寄生トランジスタＴｒ１が、上述したスナックバック
特性を有することから、過電圧は図２の破壊ポイントＶ
ＳＢＰにｐチャネル型トランジスタＰ２のドレイン・ｎ
ウェル間ｐｎ接合の順方向電圧分が加わった電圧でクラ
ンプされる。
【００３５】ＶＤＤに流れる場合は、図１および図３
（ｂ）を併せて参照すると、正極性の電圧が印加される
場合、流れる電流経路は、外部端子→ｐチャネル型トラ
ンジスタＰ１のドレイン電極Ｄ１→ｎウェルＷ１→コン
タクトＣ１→高位側電源ＶＤＤとなる。このとき、ｐチ
ャネル型トランジスタＰ１のドレイン電極Ｄ１とｎウェ
ル領域Ｗ１とのｐｎ接合が順方向となるため、クランプ
電圧はｐｎ接合の順方向電圧程度になる。
（ｂ）を併せて参照すると、正極性の電圧が印加される
場合、流れる電流経路は、外部端子→ｐチャネル型トラ
ンジスタＰ１のドレイン電極Ｄ１→ｎウェルＷ１→コン
タクトＣ１→高位側電源ＶＤＤとなる。このとき、ｐチ
ャネル型トランジスタＰ１のドレイン電極Ｄ１とｎウェ
ル領域Ｗ１とのｐｎ接合が順方向となるため、クランプ
電圧はｐｎ接合の順方向電圧程度になる。
【００３６】次に、負極性の電圧が印加される場合、流
れる電流経路は、高位側電源ＶＤＤ→ｐチャネル型トラ
ンジスタＰ１のソース電極Ｓ１→ｐｎｐ型の寄生トラン
ジスタＴｒ１のエミッタ電極→コレクタ電極→ｐチャネ
ル型トランジスタＰ１のドレイン電極Ｄ１→外部端子と
なる。
れる電流経路は、高位側電源ＶＤＤ→ｐチャネル型トラ
ンジスタＰ１のソース電極Ｓ１→ｐｎｐ型の寄生トラン
ジスタＴｒ１のエミッタ電極→コレクタ電極→ｐチャネ
ル型トランジスタＰ１のドレイン電極Ｄ１→外部端子と
なる。
【００３７】このとき、ｐチャネル型トランジスタＰ１
の寄生トランジスタＴｒ１が、上述したスナックバック
特性を有することから、過電圧は図２の破壊ポイントＶ
ＳＢＰでクランプされる。
の寄生トランジスタＴｒ１が、上述したスナックバック
特性を有することから、過電圧は図２の破壊ポイントＶ
ＳＢＰでクランプされる。
【００３８】すなわち、寄生トランジスタをスナックバ
ックさせて過電圧をクランプするような場合、寄生トラ
ンジスタ自身が破壊しないことが重要であることが判
る。
ックさせて過電圧をクランプするような場合、寄生トラ
ンジスタ自身が破壊しないことが重要であることが判
る。
【００３９】上述したスナックバック特性から、ｎチャ
ネル型トランジスタではスナックバックしてＢＶＤＳＳ
からＶＳＢＮまで電圧が低下した直後に、破壊しやすい
ことを示しているが、ｐチャネル型トランジスタでは、
２倍以上のドレイン・ソース間電流ＩＤＳを流しても破
壊しない。
ネル型トランジスタではスナックバックしてＢＶＤＳＳ
からＶＳＢＮまで電圧が低下した直後に、破壊しやすい
ことを示しているが、ｐチャネル型トランジスタでは、
２倍以上のドレイン・ソース間電流ＩＤＳを流しても破
壊しない。
【００４０】このため、電流経路中に寄生トランジスタ
を含むような場合でも、保護回路自身が破壊することが
ない。
を含むような場合でも、保護回路自身が破壊することが
ない。
【００４１】本発明においては、ｎチャネル型トランジ
スタに比べてｐチャネル型トランジスタが破壊しにくい
ことに着眼して発明したものであるが、一般的なシリコ
ンＣＭＯＳプロセスであれば、同様な効果を得ることが
できる。
スタに比べてｐチャネル型トランジスタが破壊しにくい
ことに着眼して発明したものであるが、一般的なシリコ
ンＣＭＯＳプロセスであれば、同様な効果を得ることが
できる。
【００４２】そのため、図１に示すような、２つのｐチ
ャネル型トランジスタをシリコンＣＭＯＳプロセスで形
成し、金属配線Ｍ１，Ｍ２，Ｍ３，Ｍ４を図１に示した
ように構成することで実現できる。
ャネル型トランジスタをシリコンＣＭＯＳプロセスで形
成し、金属配線Ｍ１，Ｍ２，Ｍ３，Ｍ４を図１に示した
ように構成することで実現できる。
【００４３】ただし、保護回路としての機能を得るため
には、２つのｐチャネル型トランジスタの破壊ポイント
ＶＳＢＰを内部回路の破壊電圧、あるいはなだれ降伏電
圧よりも低くしておくことが重要である。
には、２つのｐチャネル型トランジスタの破壊ポイント
ＶＳＢＰを内部回路の破壊電圧、あるいはなだれ降伏電
圧よりも低くしておくことが重要である。
【００４４】破壊ポイントＶＳＢＰのトランジスタ構造
に対する依存性を示した図４を参照すると、破壊ポイン
トＶＳＢＰはｎウェルの不純物濃度とドレイン・ソース
電極の間隔で決定することができ、ｎウェル不純物濃度
が高いほど、また、ドレイン・ソース電極の間隔が狭い
ほどそれぞれ小さくできることが判る。
に対する依存性を示した図４を参照すると、破壊ポイン
トＶＳＢＰはｎウェルの不純物濃度とドレイン・ソース
電極の間隔で決定することができ、ｎウェル不純物濃度
が高いほど、また、ドレイン・ソース電極の間隔が狭い
ほどそれぞれ小さくできることが判る。
【００４５】また、破壊ポイントＶＳＢＰは低いほどそ
の保護効果が大きくなるが、内部回路の動作電圧範囲よ
りも大きく選ぶことが重要である。
の保護効果が大きくなるが、内部回路の動作電圧範囲よ
りも大きく選ぶことが重要である。
【００４６】一方、破壊ポイントＶＳＢＰと破壊耐圧の
関係を示した図５を参照すると、上述した実施の形態の
効果は、破壊ポイントＶＳＢＰが小さいほど破壊耐量は
大きくなるが、内部回路単独の時の破壊電圧を超える
と、保護回路の効果はなくなることを示してある。
関係を示した図５を参照すると、上述した実施の形態の
効果は、破壊ポイントＶＳＢＰが小さいほど破壊耐量は
大きくなるが、内部回路単独の時の破壊電圧を超える
と、保護回路の効果はなくなることを示してある。
【００４７】また、従来の保護回路では、ｎチャネル型
トランジスタの破壊ポイントＶＳＢＮを小さくしたと
き、内部回路よりも先に保護回路が破壊してしまうの
で、破壊改良の効果が少ないことが判る。
トランジスタの破壊ポイントＶＳＢＮを小さくしたと
き、内部回路よりも先に保護回路が破壊してしまうの
で、破壊改良の効果が少ないことが判る。
【００４８】上述した実施の形態の変形例の保護回路の
構造を示した図６を参照すると、ｐ型基板ｐ−ｓｕｂ上
の同一ｎウェル領域Ｗ３内に、ｐチャネル型トランジス
タＰ１およびＰ２がそれぞれ隣接して形成され、かつｐ
チャネル型トランジスタＰ１のドレイン電極とｐチャネ
ル型トランジスタＰ２のソース電極は同一のｐ型拡散領
域ＤＳを共用するように形成され、ｐチャネル型トラン
ジスタＰ１のソース電極Ｓ１とゲート電極Ｇ１とは金属
配線Ｍ１により接続され、さらにコンタクトＣ１によっ
てｎウェル領域Ｗ３に接続されるとともに高位側電源Ｖ
ＤＤに接続されている。ｐチャネル型トランジスタｐ２
のソース電極とｐチャネル型トランジスタＰ１のドレイ
ン電極とが共用するｐ型拡散領域ＤＳは金属配線Ｍ２に
よってｐチャネル型トランジスタＰ２のゲート電極に接
続されると共に外部端子および内部回路にもそれぞれ接
続され、ｐチャネル型トランジスタｐ２のドレイン電極
Ｄ２は金属配線Ｍ３により低位側電源ＶＳＳに接続され
ている。
構造を示した図６を参照すると、ｐ型基板ｐ−ｓｕｂ上
の同一ｎウェル領域Ｗ３内に、ｐチャネル型トランジス
タＰ１およびＰ２がそれぞれ隣接して形成され、かつｐ
チャネル型トランジスタＰ１のドレイン電極とｐチャネ
ル型トランジスタＰ２のソース電極は同一のｐ型拡散領
域ＤＳを共用するように形成され、ｐチャネル型トラン
ジスタＰ１のソース電極Ｓ１とゲート電極Ｇ１とは金属
配線Ｍ１により接続され、さらにコンタクトＣ１によっ
てｎウェル領域Ｗ３に接続されるとともに高位側電源Ｖ
ＤＤに接続されている。ｐチャネル型トランジスタｐ２
のソース電極とｐチャネル型トランジスタＰ１のドレイ
ン電極とが共用するｐ型拡散領域ＤＳは金属配線Ｍ２に
よってｐチャネル型トランジスタＰ２のゲート電極に接
続されると共に外部端子および内部回路にもそれぞれ接
続され、ｐチャネル型トランジスタｐ２のドレイン電極
Ｄ２は金属配線Ｍ３により低位側電源ＶＳＳに接続され
ている。
【００４９】これらの各トランジスタもフィールド酸化
膜ＳｉＯ2 でＰ型領域とＮ型領域とが素子分離され、各
電極を含む素子表面は酸化膜によって金属配線とは絶縁
されている。
膜ＳｉＯ2 でＰ型領域とＮ型領域とが素子分離され、各
電極を含む素子表面は酸化膜によって金属配線とは絶縁
されている。
【００５０】これらのトランジスタのうち、ｐチャネル
型トランジスタＰ１のソース・ドレイン電極間にはｐｎ
ｐ型の寄生トランジスタＴｒ１が、ｐチャネル型トラン
ジスタＰ２のソース・ドレイン電極間にはｐｎｐ型の寄
生トランジスタＴｒ２がそれぞれ形成される。
型トランジスタＰ１のソース・ドレイン電極間にはｐｎ
ｐ型の寄生トランジスタＴｒ１が、ｐチャネル型トラン
ジスタＰ２のソース・ドレイン電極間にはｐｎｐ型の寄
生トランジスタＴｒ２がそれぞれ形成される。
【００５１】上述したようにこの変形例は、第１の実施
の形態におけるｐチャネル型トランジスタＰ１およびＰ
２を同一ｎウェル領域Ｗ３内に複合してあり、Ｐチャネ
ル型トランジスタＰ１のドレイン電極とｐチャネル型ト
ランジスタＰ２のソース電極とを共用し、かつｎウェル
領域Ｗ３も共用するので、チップ上に占める面積が小型
の保護回路を提供するものである。
の形態におけるｐチャネル型トランジスタＰ１およびＰ
２を同一ｎウェル領域Ｗ３内に複合してあり、Ｐチャネ
ル型トランジスタＰ１のドレイン電極とｐチャネル型ト
ランジスタＰ２のソース電極とを共用し、かつｎウェル
領域Ｗ３も共用するので、チップ上に占める面積が小型
の保護回路を提供するものである。
【００５２】過電圧による電流がＶＳＳに流れる場合、
この実施形態の動作は、図３（ａ）および図６を再び参
照すると、正極性の電圧が印加される場合、流れる電流
経路は、外部端子→金属配線Ｍ２→ｐチャネル型トラン
ジスタＰ１,Ｐ２の共通電極ＤＳ→ｐｎｐ型の寄生トラ
ンジスタＴｒ２のエミッタ電極→コレクタ電極→ｐチャ
ネル型トランジスタＰ２のドレイン電極Ｄ２→金属配線
Ｍ３→低位側電源ＶＳＳとなり、この場合も前述の実施
の形態同様にｐチャネル型トランジスタＰ２の寄生トラ
ンジスタＴｒ２により、過電圧は図２の破壊ポイントＶ
ＳＢＰでクランプされる。
この実施形態の動作は、図３（ａ）および図６を再び参
照すると、正極性の電圧が印加される場合、流れる電流
経路は、外部端子→金属配線Ｍ２→ｐチャネル型トラン
ジスタＰ１,Ｐ２の共通電極ＤＳ→ｐｎｐ型の寄生トラ
ンジスタＴｒ２のエミッタ電極→コレクタ電極→ｐチャ
ネル型トランジスタＰ２のドレイン電極Ｄ２→金属配線
Ｍ３→低位側電源ＶＳＳとなり、この場合も前述の実施
の形態同様にｐチャネル型トランジスタＰ２の寄生トラ
ンジスタＴｒ２により、過電圧は図２の破壊ポイントＶ
ＳＢＰでクランプされる。
【００５３】次に、負極性の電圧が印加される場合、流
れる電流経路は、低位側電源ＶＳＳ→金属配線Ｍ３→ｐ
チャネル型トランジスタＰ２のドレイン電極Ｄ２→ｎウ
ェル領域Ｗ３→コンタクトＣ１→ｐチャネル型トランジ
スタＰ１のソース電極Ｓ１→ｐｎｐ型の寄生トランジス
タＴｒ１のエミッタ電極→コレクタ電極→ｐチャネル型
トランジスタＰ１,Ｐ２の共通電極ＤＳ→外部端子とな
る。この場合もｐチャネル型トランジスタＰ１の寄生ト
ランジスタＴｒ１により、過電圧は図２の破壊ポイント
ＶＳＢＰにｐチャネル型トランジスタＰ２のドレイン・
ｎウェル間ＰＮ接合の順方向電圧分が加わった電圧でク
ランプされる。
れる電流経路は、低位側電源ＶＳＳ→金属配線Ｍ３→ｐ
チャネル型トランジスタＰ２のドレイン電極Ｄ２→ｎウ
ェル領域Ｗ３→コンタクトＣ１→ｐチャネル型トランジ
スタＰ１のソース電極Ｓ１→ｐｎｐ型の寄生トランジス
タＴｒ１のエミッタ電極→コレクタ電極→ｐチャネル型
トランジスタＰ１,Ｐ２の共通電極ＤＳ→外部端子とな
る。この場合もｐチャネル型トランジスタＰ１の寄生ト
ランジスタＴｒ１により、過電圧は図２の破壊ポイント
ＶＳＢＰにｐチャネル型トランジスタＰ２のドレイン・
ｎウェル間ＰＮ接合の順方向電圧分が加わった電圧でク
ランプされる。
【００５４】ＶＤＤに流れる場合は、図３（ｂ）および
図６を再び参照すると、正極性の電圧が印加される場
合、流れる電流経路は、外部端子→金属配線Ｍ２→ｐチ
ャネル型トランジスタＰ１，Ｐ２の共通電極ＤＳ→ｎウ
ェル領域Ｗ３→コンタクトＣ１→高位側電源ＶＤＤとな
る。このとき、ｐチャネル型トランジスタＰ１，Ｐ２の
共通電極ＤＳとｎウェル領域Ｗ３とのｐｎ接合が順方向
となるため、クランプ電圧はｐｎ接合の順方向電圧程度
になる。
図６を再び参照すると、正極性の電圧が印加される場
合、流れる電流経路は、外部端子→金属配線Ｍ２→ｐチ
ャネル型トランジスタＰ１，Ｐ２の共通電極ＤＳ→ｎウ
ェル領域Ｗ３→コンタクトＣ１→高位側電源ＶＤＤとな
る。このとき、ｐチャネル型トランジスタＰ１，Ｐ２の
共通電極ＤＳとｎウェル領域Ｗ３とのｐｎ接合が順方向
となるため、クランプ電圧はｐｎ接合の順方向電圧程度
になる。
【００５５】次に、負極性の電圧が印加される場合、流
れる電流経路は、高位側電源ＶＤＤ→ｐチャネル型トラ
ンジスタＰ１のソース電極Ｓ１→ｐｎｐ型の寄生トラン
ジスタＴｒ１のエミッタ電極→コレクタ電極→ｐチャネ
ル型トランジスタＰ１，Ｐ２の共通電極ＤＳ→金属配線
Ｍ２→外部端子となる。
れる電流経路は、高位側電源ＶＤＤ→ｐチャネル型トラ
ンジスタＰ１のソース電極Ｓ１→ｐｎｐ型の寄生トラン
ジスタＴｒ１のエミッタ電極→コレクタ電極→ｐチャネ
ル型トランジスタＰ１，Ｐ２の共通電極ＤＳ→金属配線
Ｍ２→外部端子となる。
【００５６】このとき、ｐチャネル型トランジスタＰ１
の寄生トランジスタＴｒ１により、過電圧は図２の破壊
ポイントＶＳＢＰでクランプされる。
の寄生トランジスタＴｒ１により、過電圧は図２の破壊
ポイントＶＳＢＰでクランプされる。
【００５７】この変形例の場合も、ｐチャネル型トラン
ジスタでは、２倍以上のドレイン・ソース間電流ＩＤＳ
を流しても破壊しないので、電流経路中に寄生トランジ
スタを含むような場合でも、保護回路自身が破壊するこ
とがない。
ジスタでは、２倍以上のドレイン・ソース間電流ＩＤＳ
を流しても破壊しないので、電流経路中に寄生トランジ
スタを含むような場合でも、保護回路自身が破壊するこ
とがない。
【００５８】
【発明の効果】以上説明したように、本発明の保護回路
は、複数のｐチャネル型トランジスタのみの組み合わせ
からなる静電保護手段を有し、この保護手段がソース電
極とゲート電極と基板電極とをそれぞれ高位側電源ＶＤ
Ｄ端子に接続したｐチャネル型トランジスタＰ１のドレ
イン電極と、ドレイン電極を低位側電源ＶＳＳに基板電
極を高位側電源ＶＤＤに接続したｐチャネル型トランジ
スタＰ２のソース電極およびゲート電極とを、外部端子
および内部回路にそれぞれ共通接続する構成を備えるの
で、破壊し易いｎチャネル型トランジスタの代わりに破
壊しにくいｐチャネル型トランジスタを用いることがで
き、保護回路自身が破壊されにくい保護回路を提供する
ことができる。
は、複数のｐチャネル型トランジスタのみの組み合わせ
からなる静電保護手段を有し、この保護手段がソース電
極とゲート電極と基板電極とをそれぞれ高位側電源ＶＤ
Ｄ端子に接続したｐチャネル型トランジスタＰ１のドレ
イン電極と、ドレイン電極を低位側電源ＶＳＳに基板電
極を高位側電源ＶＤＤに接続したｐチャネル型トランジ
スタＰ２のソース電極およびゲート電極とを、外部端子
および内部回路にそれぞれ共通接続する構成を備えるの
で、破壊し易いｎチャネル型トランジスタの代わりに破
壊しにくいｐチャネル型トランジスタを用いることがで
き、保護回路自身が破壊されにくい保護回路を提供する
ことができる。
【００５９】また、複数のｐチャネル型トランジスタの
みの組み合わせからなる静電保護手段を同一ｎウェル領
域内に形成するので、ｐチャネル型トランジスタＰ１の
ドレイン電極とｐチャネル型トランジスタＰ２のソース
電極とを共用し、かつｎウェル領域Ｗ３も共用するの
で、チップ上に占める面積が小型の保護回路を提供する
こともできる。
みの組み合わせからなる静電保護手段を同一ｎウェル領
域内に形成するので、ｐチャネル型トランジスタＰ１の
ドレイン電極とｐチャネル型トランジスタＰ２のソース
電極とを共用し、かつｎウェル領域Ｗ３も共用するの
で、チップ上に占める面積が小型の保護回路を提供する
こともできる。
【図１】（ａ）本発明の保護回路の第１の実施例を示す
等価回路図である。 （ｂ）等価回路の断面構造図である。
等価回路図である。 （ｂ）等価回路の断面構造図である。
【図２】スナックバック現象を起こすときのソース・ド
レイン電極間電圧ＶＤＳ（Ｘ軸）とソース・ドレイン電
極間電流ＩＤＳ（Ｙ軸）との関係を示した図である。
レイン電極間電圧ＶＤＳ（Ｘ軸）とソース・ドレイン電
極間電流ＩＤＳ（Ｙ軸）との関係を示した図である。
【図３】（ａ）静電気が低位側電源ＶＳＳに流れる状態
を説明するための等価回路を示した図である。 （ｂ）静電気が高位側電源ＶＤＤに流れる状態を説明す
るための等価回路を示した図である。
を説明するための等価回路を示した図である。 （ｂ）静電気が高位側電源ＶＤＤに流れる状態を説明す
るための等価回路を示した図である。
【図４】破壊ポイントＶＳＢＰのトランジスタ構造に対
する依存性を示した図である。
する依存性を示した図である。
【図５】破壊ポイントＶＳＢＰと破壊耐圧の関係を示し
た図である。
た図である。
【図６】図１の変形例の保護回路の構造を示した図であ
る。
る。
【図７】（ａ）従来の保護回路の等価回路図である。 （ｂ）従来の等価回路の断面構造図である。
Ｃ１，Ｃ２ ｎウェルのコンタクト Ｄ１，Ｄ２ ｐチャネル型トランジスタＰ１，Ｐ２の
ドレイン電極 Ｇ１，Ｇ２ ｐチャネル型トランジスタＰ１，Ｐ２の
ゲート電極 Ｐ１，Ｐ２ ｐチャネル型トランジスタ Ｒ１，Ｒ２ 寄生抵抗 Ｓ１，Ｓ２ ｐチャネル型トランジスタＰ１，Ｐ２の
ソース電極 Ｔｒ１，Ｔｒ２ 寄生トランジスタ
ドレイン電極 Ｇ１，Ｇ２ ｐチャネル型トランジスタＰ１，Ｐ２の
ゲート電極 Ｐ１，Ｐ２ ｐチャネル型トランジスタ Ｒ１，Ｒ２ 寄生抵抗 Ｓ１，Ｓ２ ｐチャネル型トランジスタＰ１，Ｐ２の
ソース電極 Ｔｒ１，Ｔｒ２ 寄生トランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 21/822 H01L 21/8236 H01L 27/088 H01L 29/78
Claims (3)
- 【請求項１】 複数のｐチャネル型ＭＯＳトランジスタ
のみの組み合わせからなる静電保護手段を有し、この静
電保護手段がソース電極とゲート電極と基板電極とをそ
れぞれ高位側電源端子に接続した第１のｐチャネル型Ｍ
ＯＳトランジスタのドレイン電極と、ドレイン電極を低
位側電源に前記基板電極を高位側電源に接続した第２の
ｐチャネル型ＭＯＳトランジスタのソース電極およびゲ
ート電極とを、外部端子および内部回路にそれぞれ共通
接続する構成を備えることを特徴とする保護回路。 - 【請求項２】 前記静電保護手段を構成する前記第１お
よび前記第２のｐチャネル型ＭＯＳトランジスタが同一
ｎウェル領域内に形成される請求項１記載の保護回路。 - 【請求項３】 前記保護手段の前記同一ｎウェル領域内
に形成される、前記第１のｐチャネル型ＭＯＳトランジ
スタのドレイン電極および前記第２のｐチャネル型ＭＯ
Ｓトランジスタのソース電極を同一導電層を共用して形
成する請求項２記載の保護回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9151109A JP2959528B2 (ja) | 1997-06-09 | 1997-06-09 | 保護回路 |
| US09/092,939 US5977594A (en) | 1997-06-09 | 1998-06-08 | Protecting circuit for a semiconductor circuit |
| CNB981022499A CN1135620C (zh) | 1997-06-09 | 1998-06-09 | 半导体电路的保护电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9151109A JP2959528B2 (ja) | 1997-06-09 | 1997-06-09 | 保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10340996A JPH10340996A (ja) | 1998-12-22 |
| JP2959528B2 true JP2959528B2 (ja) | 1999-10-06 |
Family
ID=15511559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9151109A Expired - Fee Related JP2959528B2 (ja) | 1997-06-09 | 1997-06-09 | 保護回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5977594A (ja) |
| JP (1) | JP2959528B2 (ja) |
| CN (1) | CN1135620C (ja) |
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| JP3720999B2 (ja) | 1999-02-18 | 2005-11-30 | 沖電気工業株式会社 | 入力保護回路 |
| JP3425574B2 (ja) | 1999-07-19 | 2003-07-14 | Ｎｅｃエレクトロニクス株式会社 | 半導体集積回路の入出力保護装置 |
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-
1997
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