JPS5951558A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5951558A JPS5951558A JP57161855A JP16185582A JPS5951558A JP S5951558 A JPS5951558 A JP S5951558A JP 57161855 A JP57161855 A JP 57161855A JP 16185582 A JP16185582 A JP 16185582A JP S5951558 A JPS5951558 A JP S5951558A
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- JP
- Japan
- Prior art keywords
- diffusion layer
- type
- type substrate
- type diffusion
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 238000009792 diffusion process Methods 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 abstract description 19
- 230000005611 electricity Effects 0.000 abstract description 4
- 230000003068 static effect Effects 0.000 abstract description 4
- 230000001681 protective effect Effects 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に係シ、特に静電気から内部回路を
保護する静電保護回路を含む半導体装置に関する。
保護する静電保護回路を含む半導体装置に関する。
従来、この種の静電保護回路は第１図に示す様釦回路の
入出力端子と内部回路の間に拡散層で形成された抵抗器
を挿入する事によっていた。
入出力端子と内部回路の間に拡散層で形成された抵抗器
を挿入する事によっていた。
第１図は従来例であり、１は静電保護拡散抵抗、２は静
電保護拡散抵抗から内部を見込んだ等価容量である。第
２図はＮチャネルＭＯ８で構成した場合の静電保護回路
の構造例である。第１図において、端子３に正のサージ
が印加された場合サージパルスは抵抗器１と容量２によ
る時定数分だけ立上り、立下少時間の遅い波形に変形さ
れる事によシ内部回路を保護している。又第２図におい
て、端子３に負のサージが印加された場合、裏面で接地
されたＰ型基板５と静電保護用のＮ型拡散層６によって
形成されたダイオードが順方向にバイアスされる為、サ
ージパルスは約０．６〜０．７Ｖにクランプされ、内部
回路に高電圧が印加される事を防いでいた。
電保護拡散抵抗から内部を見込んだ等価容量である。第
２図はＮチャネルＭＯ８で構成した場合の静電保護回路
の構造例である。第１図において、端子３に正のサージ
が印加された場合サージパルスは抵抗器１と容量２によ
る時定数分だけ立上り、立下少時間の遅い波形に変形さ
れる事によシ内部回路を保護している。又第２図におい
て、端子３に負のサージが印加された場合、裏面で接地
されたＰ型基板５と静電保護用のＮ型拡散層６によって
形成されたダイオードが順方向にバイアスされる為、サ
ージパルスは約０．６〜０．７Ｖにクランプされ、内部
回路に高電圧が印加される事を防いでいた。
ところがこのダイオードには基板やＮ型拡散層が有する
直列等価抵抗７，８を有する為、端子３に負のサージが
印加されてからこのダイオードが導通状態となシサージ
パルスが約０．６〜０．７ Ｖにクランプされるまでに
若干の時間を要し、その間に内部回路に高電圧がかかる
為に内部回路が破壊し易いという欠点をもっていた〇 本発明の目的は上記欠点を除去し静電気に対する高い保
護機能を有した静電保護回路を提供するものである。
直列等価抵抗７，８を有する為、端子３に負のサージが
印加されてからこのダイオードが導通状態となシサージ
パルスが約０．６〜０．７ Ｖにクランプされるまでに
若干の時間を要し、その間に内部回路に高電圧がかかる
為に内部回路が破壊し易いという欠点をもっていた〇 本発明の目的は上記欠点を除去し静電気に対する高い保
護機能を有した静電保護回路を提供するものである。
すなわち、本発明の特徴は、静電保護拡散抵抗の内パッ
ドに近い領域に近接して少なくとも１つの接地された拡
散層を配置した半導体装置にある。
ドに近い領域に近接して少なくとも１つの接地された拡
散層を配置した半導体装置にある。
次に本発明の実施例について図面を参照して説明する。
第３図は本発明の一実施例である。第２図の従来例に対
し、接地されたＮ型拡散層９が追加配置されている。端
子３に負のサージが印加された場合、Ｐ型基板５及びＮ
型拡散層６により形成された直列等価抵抗６，７を含む
ダイオードが導通状態となる点は従来例と同じである。
し、接地されたＮ型拡散層９が追加配置されている。端
子３に負のサージが印加された場合、Ｐ型基板５及びＮ
型拡散層６により形成された直列等価抵抗６，７を含む
ダイオードが導通状態となる点は従来例と同じである。
但し、本実施例では該ダイオードが導通を開始するとＰ
型基板５の電位が負になる為、Ｐ型基板５とＮ型拡散層
９で形成されるジャンクションがブレークダウンし、Ｎ
型拡散層９からＰ型基板５を通過しＮ型拡散層６への電
流経路が生ずる。
型基板５の電位が負になる為、Ｐ型基板５とＮ型拡散層
９で形成されるジャンクションがブレークダウンし、Ｎ
型拡散層９からＰ型基板５を通過しＮ型拡散層６への電
流経路が生ずる。
その為・Ｎ型拡散層６と９の間隔をＰ型基板５の厚さに
対し十分小さくした場合、つまシ直列等価抵抗１０を７
に対し十分小さくした場合、等測的にＰ型基板内の直列
等価抵抗が大きく減少した事になる。さらに第４図に示
したレイアウト例の様に、Ｎ型拡散層９をＮ型拡散層６
の内パッド側端子３に近い位置、に配置する事によシ、
Ｎ型拡散層９内の直列等価抵抗も小さくする事ができる
。
対し十分小さくした場合、つまシ直列等価抵抗１０を７
に対し十分小さくした場合、等測的にＰ型基板内の直列
等価抵抗が大きく減少した事になる。さらに第４図に示
したレイアウト例の様に、Ｎ型拡散層９をＮ型拡散層６
の内パッド側端子３に近い位置、に配置する事によシ、
Ｎ型拡散層９内の直列等価抵抗も小さくする事ができる
。
その結果、Ｎ型拡散層６とＰ型基板５で形成されたダイ
オードの順方向直列等価抵抗が見かけ上小さくなり、端
子３に印加された負のサージを約０．６〜０．７ｖまで
クランプする時間が減少する為、内部回路に負の高電圧
がかかる時間が従来の静電保護回路に対し大幅に小さく
なる。
オードの順方向直列等価抵抗が見かけ上小さくなり、端
子３に印加された負のサージを約０．６〜０．７ｖまで
クランプする時間が減少する為、内部回路に負の高電圧
がかかる時間が従来の静電保護回路に対し大幅に小さく
なる。
又、端子３に正のサージが印加された場合、及び通常の
動作状態において、追加配置されたＮ型拡散層が悪影響
を与える事はない。
動作状態において、追加配置されたＮ型拡散層が悪影響
を与える事はない。
以上の説明から明らかな様に、本発明による静電保護回
路はサージ電圧をクランプする時間を短縮する事を特徴
とし、静電気に対する保護能力を
路はサージ電圧をクランプする時間を短縮する事を特徴
とし、静電気に対する保護能力を
第１図および第２図は各々従来の静電保護回路図及び構
造図、第３ジ１．第４図は各々本発明の実施例を示す構
造図及びレイアウト図である。 なお図において、１旧・・抵抗器、２・・旧容量、３
・ パッド側端子、４・・・・・・内部回路側端子、５
・・・Ｐ型基板、６・・・・・・Ｎ型拡散層、７ ・・
・Ｐ型基板内等価抵抗器、８ ・・Ｎ型拡散層内等価抵
抗器、９ Ｎ型拡散層、１０−７Ｐ型基板内等価抵抗
器、１１・・・・・・パッド、１２・・ コンタクト、
である。
造図、第３ジ１．第４図は各々本発明の実施例を示す構
造図及びレイアウト図である。 なお図において、１旧・・抵抗器、２・・旧容量、３
・ パッド側端子、４・・・・・・内部回路側端子、５
・・・Ｐ型基板、６・・・・・・Ｎ型拡散層、７ ・・
・Ｐ型基板内等価抵抗器、８ ・・Ｎ型拡散層内等価抵
抗器、９ Ｎ型拡散層、１０−７Ｐ型基板内等価抵抗
器、１１・・・・・・パッド、１２・・ コンタクト、
である。
Claims (1)
- 静電保護拡散抵抗の内、パッドに近い領域に近接して少
なくとも１つの接地された拡散層を配置した事を特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57161855A JPS5951558A (ja) | 1982-09-17 | 1982-09-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57161855A JPS5951558A (ja) | 1982-09-17 | 1982-09-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5951558A true JPS5951558A (ja) | 1984-03-26 |
Family
ID=15743226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57161855A Pending JPS5951558A (ja) | 1982-09-17 | 1982-09-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5951558A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6265450A (ja) * | 1985-09-18 | 1987-03-24 | Clarion Co Ltd | 半導体装置における過電圧保護回路 |
| JPH0611360U (ja) * | 1992-07-15 | 1994-02-10 | 三菱電機株式会社 | Ｈｉｃ用入力回路構造 |
| US5442217A (en) * | 1992-12-01 | 1995-08-15 | Sharp Kabushiki Kaisha | Semiconductor apparatus including a protection circuit against electrostatic discharge |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5122794A (ja) * | 1974-08-17 | 1976-02-23 | Japan Atomic Energy Res Inst | Surarikeiteionzenshoshahonyoru horiorefuinno gurafutojugohoho |
-
1982
- 1982-09-17 JP JP57161855A patent/JPS5951558A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5122794A (ja) * | 1974-08-17 | 1976-02-23 | Japan Atomic Energy Res Inst | Surarikeiteionzenshoshahonyoru horiorefuinno gurafutojugohoho |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6265450A (ja) * | 1985-09-18 | 1987-03-24 | Clarion Co Ltd | 半導体装置における過電圧保護回路 |
| JPH0611360U (ja) * | 1992-07-15 | 1994-02-10 | 三菱電機株式会社 | Ｈｉｃ用入力回路構造 |
| US5442217A (en) * | 1992-12-01 | 1995-08-15 | Sharp Kabushiki Kaisha | Semiconductor apparatus including a protection circuit against electrostatic discharge |
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