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WO2010035374A1 - 半導体集積回路 - Google Patents

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Publication number
WO2010035374A1
WO2010035374A1 PCT/JP2009/003136 JP2009003136W WO2010035374A1 WO 2010035374 A1 WO2010035374 A1 WO 2010035374A1 JP 2009003136 W JP2009003136 W JP 2009003136W WO 2010035374 A1 WO2010035374 A1 WO 2010035374A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
external terminal
impurity diffusion
diffusion region
gate electrode
Prior art date
Application number
PCT/JP2009/003136
Other languages
English (en)
French (fr)
Inventor
荒井勝也
甲上歳浩
藪洋彰
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to US12/710,762 priority Critical patent/US8232600B2/en
Publication of WO2010035374A1 publication Critical patent/WO2010035374A1/ja

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
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    • H10D89/813—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements specially adapted to provide an electrical current path other than the field-effect induced current path
    • H10D89/814—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements specially adapted to provide an electrical current path other than the field-effect induced current path involving a parasitic bipolar transistor triggered by the electrical biasing of the gate electrode of the FET, e.g. gate coupled transistors

Definitions

  • the technology described in this specification relates to a semiconductor integrated circuit including an electrostatic discharge (ESD) protection element.
  • ESD electrostatic discharge
  • an electrostatic discharge (ESD) protection element for protecting against a surge is provided between the external connection pad and the input circuit, the output circuit, the input / output circuit, or the internal circuit in the semiconductor integrated circuit.
  • the ESD protection circuit does not function at all during the normal operation of the semiconductor integrated circuit, and it is strongly desired to reduce the area of the ESD protection circuit as much as possible in order to reduce the cost of the semiconductor integrated circuit. .
  • FIG. 5 is a diagram showing a circuit configuration of a conventional ESD protection element composed of a plurality of ESD protection circuits
  • FIG. 6 shows a layout configuration (upper diagram) and a sectional structure (lower diagram) of the conventional ESD protection device.
  • the conventional ESD protection element includes a first protection circuit 200 disposed between a first external terminal 100 and a second external terminal 101, a second external terminal 101, and a second external terminal 101.
  • the third protection circuit 201 connected between the third external terminal 102 and the third protection circuit 202 connected between the third external terminal 102 and the first external terminal 100. ing.
  • the first protection circuit 200, the second protection circuit 201, and the third protection circuit 202 are configured by N-channel MOS transistors (hereinafter abbreviated as “NMOS transistors”). Different power supply voltages are supplied to the first external terminal 100, the second external terminal 101, and the third external terminal 102, respectively.
  • NMOS transistors N-channel MOS transistors
  • the first protection circuit 200, the second protection circuit 201, and the third protection circuit 202 are all formed on a P-type well 122 provided on the semiconductor substrate 120.
  • An element isolation region 110 constituted by (Shallow Trench Isolation) or the like individually surrounds the first protection circuit 200, the second protection circuit 201, and the third protection circuit 202.
  • the guard rings 400, 401, and 402 individually surround the first protection circuit 200, the second protection circuit 201, and the third protection circuit 202, respectively.
  • the guard rings 400, 401, and 402 are formed on the upper portion of the P-type well and contain a higher concentration of P-type impurities than the P-type well 122.
  • the surge charge When a surge enters from the first external terminal 100, the surge charge enters the second external terminal 101 through the first protection circuit 200 and the third external terminal 102 through the third protection circuit 202. To escape. Further, when a surge enters from the second external terminal 101, the surge enters the first external terminal 100 through the first protection circuit 200 and the third external terminal 102 through the second protection circuit 201. To release the charge. When a surge enters from the third external terminal 102, the surge charge enters the second external terminal 101 via the second protection circuit 201 and the first external terminal 100 via the third protection circuit 202. It is configured to escape.
  • the conventional ESD protection element can protect protected circuits such as an input circuit, an output circuit, an input / output circuit, and an internal circuit.
  • the first protection circuit 200, the second protection circuit 201, and the third protection circuit 202 are individually formed by a guard ring 400, a guard ring 401, and a guard ring 402, respectively. Due to the enclosed configuration, the area required between the guard rings themselves and the adjacent guard rings increases. As a result, in the conventional configuration, the area occupied by the ESD protection element increases as the number of types of power supply semiconductor integrated circuits increases.
  • the semiconductor integrated circuit according to an example of the present invention can provide an ESD protection element that can suppress an increase in the area of the semiconductor integrated circuit even when the types of power supplies increase.
  • a semiconductor integrated circuit includes a first conductivity type well provided on a semiconductor substrate, a first external terminal provided above the semiconductor substrate, a second And the third external terminal, both of which are provided in the first region of the well and are of the second conductivity type, and are electrically connected to the first external terminal and the second external terminal, respectively.
  • a first protection circuit having a first impurity diffusion region and a second impurity diffusion region connected to each other, and a second protection type provided in the second region of the well, both of which are of the second conductivity type,
  • a second protection circuit having a third impurity diffusion region and a fourth impurity diffusion region electrically connected to an external terminal and the third external terminal, respectively; and a third protection circuit provided in the third region of the well.
  • Both of the second conductivity type and the first external terminal and the front A third protection circuit having a first impurity diffusion region and a second impurity diffusion region electrically connected to a third external terminal, respectively, and provided in the well; the first region; An isolation region surrounding the second region and the third region, and the first region, the second region, and the second region, which are continuously provided in the well and sandwiching the isolation region A guard ring that surrounds at least two of the three regions adjacent to each other.
  • the guard ring continuously provided in the well surrounds the plurality of regions provided with the protection circuit, the guard ring individually surrounds the plurality of regions provided with the protection circuit. Compared to the above, the area of the entire protection circuit can be greatly reduced. For this reason, for example, even when the type of power supplied to the integrated circuit increases, it is possible to suppress an increase in the area of the entire protection circuit.
  • the guard ring surrounds the protection circuit, the functions of the guard ring, such as stabilization of the well potential, are maintained as in the conventional semiconductor integrated circuit.
  • the protection circuit is preferably provided between two external terminals to which a power supply voltage (including ground potential) is supplied in the circuit diagram, but the protection circuit may be connected to a terminal to which the power supply voltage is not supplied.
  • the continuously provided guard ring surrounds at least two adjacent protection circuits, the area between the protection circuits can be reduced as compared with the conventional semiconductor integrated circuit. Can do.
  • FIG. 1 is a diagram showing a circuit configuration of an ESD protection element in a semiconductor integrated circuit according to the first embodiment of the present invention.
  • FIG. 2 is a diagram showing a layout (upper diagram) and a longitudinal section (lower diagram) of an ESD protection element in the semiconductor integrated circuit according to the first embodiment.
  • FIG. 3 is a diagram showing a layout (upper diagram) and a longitudinal section (lower diagram) of an ESD protection element in a semiconductor integrated circuit according to the second embodiment of the present invention.
  • FIG. 4 is a diagram showing a layout (upper diagram) and a longitudinal section (lower diagram) of an ESD protection element in a semiconductor integrated circuit according to the third embodiment of the present invention.
  • FIG. 1 is a diagram showing a circuit configuration of an ESD protection element in a semiconductor integrated circuit according to the first embodiment of the present invention.
  • FIG. 2 is a diagram showing a layout (upper diagram) and a longitudinal section (lower diagram) of an ESD protection element in the semiconductor integrated circuit according to the first
  • FIG. 5 is a diagram showing a circuit configuration of a conventional ESD protection element including a plurality of ESD protection circuits.
  • FIG. 6 is a diagram showing a layout configuration (upper diagram) and a cross-sectional structure (lower diagram) of a conventional ESD protection element.
  • FIG. 1 is a diagram showing a circuit configuration of an ESD protection element in a semiconductor integrated circuit according to the first embodiment of the present invention, and FIG. It is a figure which shows the layout (upper figure) and longitudinal cross-section (lower figure) of an element.
  • the layout of the ESD protection element is different from that of the conventional technique.
  • the semiconductor integrated circuit according to the present embodiment includes a first external terminal 10, a second external terminal 11, a third external terminal 12, a first external terminal 10, and a second external terminal. And a protected circuit (not shown) that receives a signal and a power supply voltage via an external terminal 11 and a third external terminal 12. Examples of the protected circuit include an input circuit, an output circuit, an input / output circuit, and an internal circuit.
  • the semiconductor integrated circuit according to the present embodiment includes a first protection circuit 20 provided between the first external terminal 10 and the second external terminal 11, and the second external terminal 11.
  • a second protection circuit 21 provided between the third external terminal 12 and a third protection circuit 22 provided between the third external terminal 12 and the first external terminal 10 are provided. Yes.
  • FIG. 1 In the example illustrated in FIG.
  • the first protection circuit 20, the second protection circuit 21, and the third protection circuit 22 are NMOS transistors each having a first gate electrode 50, a second gate electrode 52, and a third gate electrode 54.
  • the first gate electrode 50, the second gate electrode 52, and the third gate electrode 54 are formed of the first external terminal 10, the second external terminal 11, and the third external terminal 12. It is connected to an external terminal (here, the third external terminal 12) to which the lowest voltage is supplied.
  • the MOS transistors constituting the first protection circuit 20, the second protection circuit 21, and the third protection circuit 22 are off.
  • the first gate electrode 50 of the first protection circuit 20, the second gate electrode 52 of the second protection circuit 21, and the third gate electrode 54 of the third protection circuit 22 Resistors 30, 31, and 32 may be provided between the external terminals connected to these gate electrodes.
  • the resistors 30, 31, and 32 can be easily formed from polysilicon or the like formed on a semiconductor substrate.
  • the ESD protection element of this embodiment includes a P-type (first conductivity type) well 35 provided on a semiconductor substrate 37, a first region formed in the well 35, and a first region.
  • the element isolation region 1 that individually surrounds each of the second region and the third region, and the element isolation region that surrounds the entire first region, second region, and third region above the well 35. 1, and a guard ring 40 having a P-type impurity concentration higher than that of the well 35.
  • the first region of the well 35 is located between the N-type first impurity diffusion region 3a and the second impurity diffusion region 3b, and between the first impurity diffusion region 3a and the second impurity diffusion region 3b.
  • a first protection circuit 20 composed of an NMOS transistor having a first gate electrode 50 provided on a well 35 via a gate insulating film (not shown) is provided.
  • the second region includes an N-type third impurity diffusion region 5a and a fourth impurity diffusion region 5b, and a well 35 positioned between the third impurity diffusion region 5a and the fourth impurity diffusion region 5b.
  • a second protection circuit 21 composed of an NMOS transistor having a second gate electrode 52 provided thereon via a gate insulating film (not shown) is provided.
  • the third region includes N-type fifth impurity diffusion region 7a and sixth impurity diffusion region 7b, and a well 35 located between the fifth impurity diffusion region 7a and the sixth impurity diffusion region 7b.
  • a third protection circuit 22 composed of an NMOS transistor having a third gate electrode 54 provided thereon via a gate insulating film (not shown) is provided.
  • the first external terminal 10, the second external terminal 11, and the third external terminal 12 are provided above the semiconductor substrate 37.
  • the first external terminal 10 is connected to the first impurity diffusion region 3a and the sixth impurity diffusion region 7b
  • the second external terminal 11 is connected to the second impurity diffusion region 3b and the third impurity diffusion region 5a.
  • the third external terminal 12 is connected to the fourth impurity diffusion region 5b and the fifth impurity diffusion region 7a. That is, the external terminals A, B, and C shown in FIG. 1 are connected to the impurity diffusion regions A, B, and C shown in the layout (upper figure) of the ESD protection element shown in FIG. .
  • the element isolation region 1 individually surrounds the first region, the second region, and the third region of the well 35, and is a guard provided continuously in the well 35.
  • a ring 40 surrounds the entire first region, second region, and third region with the element isolation region 1 in between.
  • the area can be reduced as compared with the conventional semiconductor integrated circuit.
  • the semiconductor integrated circuit of the present embodiment since the entirety of the plurality of protection circuits (the first region, the second region, and the third region) is surrounded by the guard ring 40, a guard ring is provided for each protection circuit. Compared to the case, the width required for the guard ring between the protection circuits can be reduced. Further, since the width of the element isolation region required between the protection circuits can be reduced as compared with the conventional semiconductor integrated circuit, as a result, the area of the ESD protection element can be greatly reduced.
  • the guard ring 40 is provided to fix the potential of the well 35 to a ground potential or the like and suppress the occurrence of latch-up, but the guard ring 40 includes the first protection circuit 20, the second protection circuit 21, and the like. Since the entire third protection circuit 22 is surrounded, the effect of suppressing the fluctuation of the well potential is equivalent to that of the conventional semiconductor integrated circuit as compared with the case where the guard ring individually surrounds the protection circuit. Therefore, in the semiconductor integrated circuit according to the present embodiment, an increase in the circuit area of the ESD protection element is suppressed even when the types of power supply voltages supplied for the purpose of increasing circuit blocks and reducing power consumption are increased. Therefore, an increase in the area of the entire circuit is suppressed.
  • the parasitic NPN type bipolar transistor in the NMOS transistor constituting the third protection circuit 22 operates.
  • the surge current is released to the third external terminal 12.
  • the parasitic diode transistor in the NMOS transistor constituting the third protection circuit 22 operates.
  • the surge current is released to the first external terminal 10.
  • the parasitic NPN type bipolar transistor in the NMOS transistor constituting the second protection circuit 21 operates.
  • the surge current is released to the third external terminal 12.
  • the parasitic diode transistor in the NMOS transistor constituting the second protection circuit 21 operates.
  • the surge current is released to the second external terminal 11.
  • the parasitic NPN bipolar transistor in the NMOS transistor constituting the first protection circuit 20 When the second external terminal 11 is grounded and a positive charge surge is applied to the first external terminal 10, the parasitic NPN bipolar transistor in the NMOS transistor constituting the first protection circuit 20 operates. The surge current is released to the second external terminal 11. When the second external terminal 11 is grounded and a negative charge surge is applied to the first external terminal 10, the parasitic NPN bipolar transistor in the NMOS transistor constituting the first protection circuit 20 operates. The surge current is released to the first external terminal 10.
  • the parasitic diode transistor in the NMOS transistor constituting the second protection circuit 21 When the second external terminal 11 is grounded and a positive charge surge is applied to the third external terminal 12, the parasitic diode transistor in the NMOS transistor constituting the second protection circuit 21 operates, and the surge The current is released to the second external terminal 11.
  • the parasitic NPN bipolar transistor in the NMOS transistor constituting the second protection circuit 21 When the second external terminal 11 is grounded and a surge of negative charge is applied to the third external terminal 12, the parasitic NPN bipolar transistor in the NMOS transistor constituting the second protection circuit 21 operates. The surge current is released to the third external terminal 12.
  • the parasitic NPN bipolar transistor in the NMOS transistor constituting the first protection circuit 20 When the first external terminal 10 is grounded and a positive charge surge is applied to the second external terminal 11, the parasitic NPN bipolar transistor in the NMOS transistor constituting the first protection circuit 20 operates. The surge current is released to the first external terminal 10. When the first external terminal 10 is grounded and a negative charge surge is applied to the second external terminal 11, the parasitic NPN bipolar transistor in the NMOS transistor constituting the first protection circuit 20 operates. The surge current is released to the second external terminal 11.
  • the parasitic diode transistor in the NMOS transistor constituting the third protection circuit 22 operates to cause the surge.
  • the current is released to the first external terminal 10.
  • the parasitic NPN type bipolar transistor in the NMOS transistor constituting the third protection circuit 22 operates.
  • the surge current is released to the third external terminal 12.
  • the resistors 30, 31, and 32 are not essential for the ESD protection element, but the first protection circuit 20 and the second protection circuit 21 are appropriately adjusted by adjusting the resistance values of the resistors 30, 31, and 32.
  • the parasitic NPN bipolar transistor of the NMOS transistor constituting the third protection circuit 22 can operate at a lower voltage, and more reliably input circuit, output circuit, input / output circuit and internal circuit in the semiconductor integrated circuit.
  • a protected circuit such as a circuit can be protected.
  • the area of the ESD protection element is greatly reduced although the ability to protect the internal circuit and the like from the surge is the same as that of the conventional ESD protection element. Therefore, according to the ESD protection element of this embodiment, even when the type of power supply voltage increases, an increase in the area required for the ESD protection element can be suppressed, contributing to a reduction in the overall area of the semiconductor integrated circuit. can do.
  • the ESD protection effect is exhibited even when the power supply voltage is not necessarily applied to the first external terminal 10, the second external terminal 11, and the third external terminal 12. It is possible.
  • the gate electrode of the first protection circuit 20, the gate electrode of the second protection circuit 21, and the gate electrode of the third protection circuit 22 are connected to the first external terminal 10 and the first protection circuit 20.
  • the first protection circuit 20, the second protection circuit 21, and the third protection circuit 22 are connected to the PMOS.
  • FIG. 2 shows an example in which the guard ring 40 continuously provided in the well 35 surrounds the entire three protection circuits.
  • the guard ring 40 surrounds at least two adjacent protection circuits, the conventional structure is used. The area can be reduced as compared with the ESD protection element. In this case, a guard ring surrounding the protection circuit not surrounded by the guard ring 40 may be provided separately.
  • FIGS. 1 and 2 show the case where there are three protection circuits, the number of protection circuits is not limited to this.
  • P P external terminals to which P types (P is an integer of 3 or more) of power supply voltages that are electrically independent from each other are provided, provided between the two external terminals selected for all combinations.
  • N P (P ⁇ 1) / 2 where N is the total number of protection circuits provided.
  • the guard ring 40 may surround the entire N protection circuits.
  • the element isolation region 1 may be configured by STI or may be formed by the LOCOS method.
  • FIG. 3 is a diagram showing a layout (upper diagram) and a longitudinal section (lower diagram) of an ESD protection element in a semiconductor integrated circuit according to the second embodiment of the present invention. Since the circuit configuration of the ESD protection element of this embodiment is the same as that of the ESD protection element of the first embodiment shown in FIG. 1, the layout of the ESD protection element will be described in detail below.
  • the ESD protection element of this embodiment includes a P-type (first conductivity type) well 35 provided on a semiconductor substrate 37, a first region formed in the well 35, and a first region. 2 and the element isolation region 1 surrounding the entire third region, and a guard ring 40 provided above the well 35.
  • the first region of the well 35 is located between the N-type first impurity diffusion region 3a and the second impurity diffusion region 3b, and between the first impurity diffusion region 3a and the second impurity diffusion region 3b.
  • a first protection circuit 20 composed of a MOS transistor having a first gate electrode 50 provided via a gate insulating film (not shown) is provided on the well 35 to be formed.
  • the second region includes an N-type third impurity diffusion region 5a and a fourth impurity diffusion region 5b, and a well 35 positioned between the third impurity diffusion region 5a and the fourth impurity diffusion region 5b.
  • a second protection circuit 21 composed of a MOS transistor having a second gate electrode 52 provided thereon via a gate insulating film (not shown) is provided.
  • the third region includes N-type fifth impurity diffusion region 7a and sixth impurity diffusion region 7b, and a well 35 located between the fifth impurity diffusion region 7a and the sixth impurity diffusion region 7b.
  • a third protection circuit 22 composed of a MOS transistor having a third gate electrode 54 provided thereon via a gate insulating film (not shown) is provided.
  • the ESD protection element of this embodiment is different from the ESD protection element according to the first embodiment in that the first region and the second region partially overlap, and the second region and the second region That is, the region 3 also partially overlaps. That is, the second impurity diffusion region 3b and the third impurity diffusion region 5a are provided in the same region of the well 35 (overlapping portion between the first region and the second region), and the fourth impurity diffusion region 5b and the fifth impurity diffusion region 7a are provided in the same region of the well 35 (the overlapping portion of the second region and the third region). Therefore, unlike the first embodiment, each of the first region, the second region, and the third region is not individually surrounded by the element isolation region 1 and is integrated as an element isolation region. Surrounded by 1.
  • the first external terminal 10 is connected to the first impurity diffusion region 3a and the sixth impurity diffusion region 7b.
  • the second external terminal 11 is connected to the second impurity diffusion region 3b and the third impurity diffusion region 5a via a common contact
  • the third external terminal 12 is connected to the fourth impurity diffusion region via a common contact.
  • the region 5b and the fifth impurity diffusion region 7a are connected. That is, the external terminals A, B, and C shown in FIG. 1 are connected to the impurity diffusion regions A, B, and C shown in the layout (upper figure) of the ESD protection element shown in FIG. .
  • the guard ring 40 continuously provided in the well 35 surrounds the entire first region, second region, and third region with the element isolation region 1 interposed therebetween.
  • the first gate electrode 50, the second gate electrode 52, and the third gate electrode 54 are all connected to an external terminal (here, the third external terminal 12) to which the lowest voltage is applied.
  • Each NMOS transistor constituting the first protection circuit 20, the second protection circuit 21, and the third protection circuit 22 is in an off state during normal operation of the semiconductor integrated circuit.
  • the semiconductor integrated circuit of this embodiment when a surge enters the external terminal, the semiconductor integrated circuit operates in the same manner as the semiconductor integrated circuit according to the first embodiment.
  • the resistors 30, 31, and 32 are not essential for the ESD protection element, but the first protection circuit 20 and the second protection circuit 21 are appropriately adjusted by adjusting the resistance values of the resistors 30, 31, and 32.
  • the parasitic NPN bipolar transistor of the NMOS transistor constituting the third protection circuit 22 can operate at a lower voltage, and more reliably input circuit, output circuit, input / output circuit and internal circuit in the semiconductor integrated circuit.
  • a protected circuit such as a circuit can be protected.
  • the second impurity diffusion region 3b and the third impurity diffusion region 5a are shared, and the fourth impurity diffusion region 5b and the fifth impurity diffusion region 7a are shared.
  • the distance between the diffusion region 3b and the third impurity diffusion region 5a and the distance between the fourth impurity diffusion region 5b and the fifth impurity diffusion region 7a are not required, and the width is equal to two impurity diffusion regions. Can be reduced. Therefore, according to the ESD protection element of the present embodiment, the circuit area can be made smaller than that of the ESD protection element of the first embodiment while the protection performance against surge is equal to or higher than that of the conventional ESD protection element. it can.
  • a surge current may flow through a plurality of other protection elements.
  • the semiconductor integrated circuit of this embodiment is different from the semiconductor integrated circuit of the first embodiment.
  • the surge current can be easily released through the plurality of protection elements, so that the protection performance against the surge can be further improved.
  • the gate electrode of the first protection circuit 20, the gate electrode of the second protection circuit 21, and the gate electrode of the third protection circuit 22 are connected to the first external terminal 10 and the first protection circuit 20.
  • the first protection circuit 20, the second protection circuit 21, and the third protection circuit 22 are connected to the PMOS.
  • FIG. 4 is a diagram showing a layout (upper diagram) and a longitudinal section (lower diagram) of an ESD protection element in a semiconductor integrated circuit according to the third embodiment of the present invention. Since the circuit configuration of the ESD protection element of this embodiment is the same as that of the ESD protection element of the first embodiment shown in FIG. 1, the layout of the ESD protection element will be described in detail below.
  • the ESD protection element of this embodiment includes a P-type (first conductivity type) well 35 provided on a semiconductor substrate 37, a first region formed in the well 35, and a first region.
  • the device isolation region 1 that individually surrounds each of the second region and the third region and the upper portion of the well 35 are provided, and each of the first region, the second region, and the third region is individually surrounded.
  • a guard ring 40 a portion of the guard ring 40 located between the first region and the second region and between the second region and the third region is a common guard ring provided in the same region. It has become a part.
  • the first region of the well 35 is located between the N-type first impurity diffusion region 3a and the second impurity diffusion region 3b, and between the first impurity diffusion region 3a and the second impurity diffusion region 3b.
  • a first protection circuit 20 composed of a MOS transistor having a first gate electrode 50 provided via a gate insulating film (not shown) is provided on the well 35 to be formed.
  • the second region includes an N-type third impurity diffusion region 5a and a fourth impurity diffusion region 5b, and a well 35 positioned between the third impurity diffusion region 5a and the fourth impurity diffusion region 5b.
  • a second protection circuit 21 composed of a MOS transistor having a second gate electrode 52 provided thereon via a gate insulating film (not shown) is provided.
  • the third region includes N-type fifth impurity diffusion region 7a and sixth impurity diffusion region 7b, and a well 35 located between the fifth impurity diffusion region 7a and the sixth impurity diffusion region 7b.
  • a third protection circuit 22 composed of a MOS transistor having a third gate electrode 54 via a gate insulating film (not shown) provided thereon is provided.
  • the element isolation region 1 electrically surrounds the first region, the second region, and the third region by individually surrounding the first region, the second region, and the third region. is doing.
  • the guard ring 40 continuously provided in the well 35 surrounds the entire first region, second region, and third region with the element isolation region 1 interposed therebetween. At the same time, it is continuously provided in the well 35 between the first region and the second region and between the second region and the third region.
  • the guard ring 40 individually surrounds the four sides of the first region, the second region, and the third region where the respective protection circuits are formed in plan view, the well 35 The effect of suppressing the fluctuation of the potential is very high.
  • the guard ring surrounding each protection circuit is provided between the first region and the second region, and between the second region and the third region, compared to the conventional ESD protection element in which the guard ring is separately provided in the well. Since the guard ring 40 of the part located in between becomes a common guard ring part provided in the same area
  • FIG. 4 shows an example in which three protection circuits are provided, a configuration in which four guard circuits 40 continuously surround four sides of four or more protection circuits may be employed.
  • the ESD protection element of the present invention is useful for suppressing an increase in the area of a semiconductor integrated circuit having many types of power supplies, for example.

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

　半導体集積回路は、基板３７上に設けられた第１導電型のウエル３５と、基板３７の上方に設けられた第１の外部端子１０、第２の外部端子１１、及び第３の外部端子１２と、第１の外部端子１０と第２の外部端子１１との電気経路上に設けられた第１の保護回路２０と、第２の外部端子１１と第３の外部端子１２との電気経路上に設けられた第２の保護回路２１と、第３の外部端子１２と第１の外部端子１０との電気経路上に設けられた第３の保護回路２２とを備えている。ウエル３５内に連続的に設けられたガードリング４０は、ウエル３５上に設けられた第１の保護回路２０、第２の保護回路２１、第３の保護回路３０のうち少なくとも２つを囲む。

Description

半導体集積回路
　本明細書に記載の技術は、静電放電（Electro Static Discharge；ＥＳＤ）保護素子を備えた半導体集積回路に関する。
　近年、半導体集積回路は、素子の微細化及び高密度化と並行して高集積化が進んでいることにより、静電放電（以下、「サージ」という）によってもたらされるダメージに弱くなっている。例えば、外部接続用パッド（外部パッド）から侵入するサージによって入力回路、出力回路、入出力回路や内部回路などの素子が破壊され、素子の性能が低下する可能性が高くなっている。そのため、半導体集積回路には、外部接続用パッドと、入力回路、出力回路、入出力回路、または内部回路との間に、サージから保護するための静電放電（ＥＳＤ）保護素子が設けられている。
　さらに、半導体集積回路の高機能化のための回路ブロック増加や低消費電力化によって、半導体集積回路内の電源の種類が急激に増加して来ている。また、半導体集積回路の異なる電源を使用している回路ブロック間でも信号の受け渡しがあり、異なる電源を使用している回路ブロック間の信号の受け渡し回路部のサージによる破壊を防ぐために、異なる電源の間に、静電放電（ＥＳＤ）保護回路が設けられなければならない。この時、電源種類Ｐと配置が必要なＥＳＤ保護回路の個数Ｎ（理論値）との関係式は、Ｎ＝Ｐ×（Ｐ－１）÷２となり、例えば、電源種類が２０種類の場合は、１９０個のＥＳＤ保護回路が必要となる。
　但し、ＥＳＤ保護回路は、半導体集積回路の通常動作時には全く機能しないもので、半導体集積回路のコストダウンのためには、可能な限り、ＥＳＤ保護回路を小面積化することが強く望まれている。
　図５は複数のＥＳＤ保護回路で構成された従来のＥＳＤ保護素子の回路構成を示す図であり、図６は従来のＥＳＤ保護素子のレイアウト構成（上図）及び断面構造（下図）を示した図である。図５に示すように、従来のＥＳＤ保護素子は、第１の外部端子１００と第２の外部端子１０１との間に配置された第１の保護回路２００と、第２の外部端子１０１と第３の外部端子１０２との間に接続された第２の保護回路２０１と、第３の外部端子１０２と第１の外部端子１００との間に接続された第３の保護回路２０２とで構成されている。第１の保護回路２００、第２の保護回路２０１、及び第３の保護回路２０２はＮチャネル型ＭＯＳトランジスタ（以下、「ＮＭＯＳトランジスタ」と略記）で構成されている。第１の外部端子１００、第２の外部端子１０１、及び第３の外部端子１０２にはそれぞれ相異なる電源電圧が供給される。
　図６に示すように、第１の保護回路２００、第２の保護回路２０１、第３の保護回路２０２はいずれも半導体基板１２０上に設けられたＰ型ウエル１２２上に形成されており、ＳＴＩ（Shallow Trench Isolation）などで構成される素子分離領域１１０は第１の保護回路２００、第２の保護回路２０１、第３の保護回路２０２をそれぞれ個別に囲んでいる。また、ガードリング４００、４０１、４０２はそれぞれ第１の保護回路２００、第２の保護回路２０１、及び第３の保護回路２０２を個別に囲んでいる。ガードリング４００、４０１、４０２はＰ型ウエルの上部に形成され、Ｐ型ウエル１２２より高濃度のＰ型不純物を含んでいる。
　第１の外部端子１００からサージが侵入すると、第１の保護回路２００を介して第２の外部端子１０１へ、及び第３の保護回路２０２を介して第３の外部端子１０２へとサージの電荷を逃がす。また、第２の外部端子１０１からサージが侵入すると、第１の保護回路２００を介して第１の外部端子１００へ、及び第２の保護回路２０１を介して第３の外部端子１０２へとサージの電荷を逃がす。第３の外部端子１０２からサージが侵入すると、第２の保護回路２０１を介して第２の外部端子１０１へ、及び第３の保護回路２０２を介して第１の外部端子１００へとサージの電荷を逃がす構成となっている。
　以上のような構成と動作で、従来のＥＳＤ保護素子は、入力回路、出力回路、入出力回路や内部回路などの被保護回路を保護することができる。
特開平６－１０４７２１号公報
　しかしながら、近年、半導体集積回路の高機能化のための回路ブロックの増加や低消費電力化によって、半導体集積回路内の電源の種類が急激に増加しており、半導体集積回路のコストダウンのためには、電源ごとに設けられるＥＳＤ保護回路を小面積化することが強く望まれている。
　図６に示す従来のＥＳＤ保護素子において、第１の保護回路２００、第２の保護回路２０１、及び第３の保護回路２０２は、それぞれガードリング４００、ガードリング４０１、及びガードリング４０２で個別に囲まれた構成になっているために、ガードリング自身や互いに隣接するガードリング間に必要な面積が大きくなる。この結果として、従来の構成では、電源種類の多い半導体集積回路ほど、ＥＳＤ保護素子が占有する面積が増加してしまう。
　本発明の一例に係る半導体集積回路によれば、電源種類が増えても、半導体集積回路の面積増加を抑えることが可能なＥＳＤ保護素子を提供しうる。
　上記目的を達成するため、本発明の一例に係る半導体集積回路は、半導体基板上に設けられた第１導電型のウエルと、前記半導体基板の上方に設けられた第１の外部端子、第２の外部端子、及び第３の外部端子と、前記ウエルの第１の領域に設けられ、共に第２導電型であって、前記第１の外部端子と前記第２の外部端子とにそれぞれ電気的に接続された第１の不純物拡散領域及び第２の不純物拡散領域を有する第１の保護回路と、前記ウエルの第２の領域に設けられ、共に第２導電型であって、前記第２の外部端子と前記第３の外部端子とにそれぞれ電気的に接続された第３の不純物拡散領域及び第４の不純物拡散領域を有する第２の保護回路と、前記ウエルの第３の領域に設けられ、共に第２導電型であって、前記第１の外部端子と前記第３の外部端子とにそれぞれ電気的に接続された第１の不純物拡散領域及び第２の不純物拡散領域を有する第３の保護回路と、前記ウエル内に設けられ、前記第１の領域、前記第２の領域、及び前記第３の領域を囲む素子分離領域と、前記ウエル内に連続的に設けられ、前記素子分離領域を挟んで前記第１の領域、前記第２の領域、及び前記第３の領域のうち少なくとも互いに隣接する２つの領域を囲むガードリングとを備えている。
　この構成によれば、ウエル内に連続的に設けられたガードリングが保護回路が設けられた複数の領域を囲んでいるため、保護回路が設けられた複数の領域をガードリングが個別に囲む場合に比べて保護回路全体の面積を大きく縮小することができる。このため、例えば集積回路に供給される電源の種類が増えた場合でも、保護回路全体の面積が増大するのを抑えることができる。一方、ガードリングは保護回路を囲んでいるので、ウエル電位の安定化等、ガードリングの機能は従来の半導体集積回路と同様に保持されている。
　なお、保護回路は回路図において電源電圧（接地電位含む）が供給される２つの外部端子間に設けられることが好ましいが、電源電圧が供給されない端子に保護回路が接続されていてもよい。
　本発明の一例に係る半導体集積回路によれば、連続的に設けられたガードリングが少なくとも隣接する２つの保護回路を囲むので、保護回路間の領域を従来の半導体集積回路に比べて縮小することができる。
図１は、本発明の第１の実施形態に係る半導体集積回路におけるＥＳＤ保護素子の回路構成を示す図である。 図２は、第１の実施形態に係る半導体集積回路におけるＥＳＤ保護素子のレイアウト（上図）及び縦断面（下図）を示す図である。 図３は、本発明の第２の実施形態に係る半導体集積回路におけるＥＳＤ保護素子のレイアウト（上図）及び縦断面（下図）を示す図である。 図４は、本発明の第３の実施形態に掛かる半導体集積回路におけるＥＳＤ保護素子のレイアウト（上図）及び縦断面（下図）を示す図である。 図５は、複数のＥＳＤ保護回路で構成された従来のＥＳＤ保護素子の回路構成を示す図である。 図６は、従来のＥＳＤ保護素子のレイアウト構成（上図）及び断面構造（下図）を示す図である。
　以下、本発明の実施の形態について、図面を参照しながら説明する。
　　（第１の実施形態）
　図１は、本発明の第１の実施形態に係る半導体集積回路におけるＥＳＤ保護素子の回路構成を示す図であり、図２は、本発明の第１の実施形態に係る半導体集積回路におけるＥＳＤ保護素子のレイアウト（上図）及び縦断面（下図）を示す図である。なお、本実施形態の半導体集積回路では、ＥＳＤ保護素子のレイアウトが従来技術と異なっている。
　図１に示すように、本実施形態の半導体集積回路は、第１の外部端子１０と、第２の外部端子１１と、第３の外部端子１２と、第１の外部端子１０、第２の外部端子１１、及び第３の外部端子１２を経由して信号や電源電圧の供給を受ける被保護回路（図示せず）とを備えている。被保護回路としては、例えば入力回路、出力回路、入出力回路、または内部回路等が挙げられる。また、本実施形態の半導体集積回路は、回路図において、第１の外部端子１０と第２の外部端子１１との間に設けられた第１の保護回路２０と、第２の外部端子１１と第３の外部端子１２との間に設けられた第２の保護回路２１と、第３の外部端子１２と第１の外部端子１０との間に設けられた第３の保護回路２２と備えている。図１に示す例では、第１の外部端子１０、第２の外部端子１１、及び第３の外部端子１２には例えば、それぞれ相異なる電源電圧が供給される。また、第１の保護回路２０、第２の保護回路２１、及び第３の保護回路２２は第１のゲート電極５０、第２のゲート電極５２、及び第３のゲート電極５４をそれぞれ有するＮＭＯＳトランジスタで構成されており、第１のゲート電極５０、第２のゲート電極５２及び第３のゲート電極５４は、第１の外部端子１０、第２の外部端子１１、及び第３の外部端子１２の中で最も低い電圧が供給される外部端子（ここでは第３の外部端子１２）に接続されている。これにより、半導体集積回路の通常動作時には第１の保護回路２０、第２の保護回路２１、及び第３の保護回路２２を構成するＭＯＳトランジスタはオフ状態となっている。
　また、必要に応じて、第１の保護回路２０の第１のゲート電極５０、第２の保護回路２１の第２のゲート電極５２、及び第３の保護回路２２の第３のゲート電極５４と、これらのゲート電極に接続される外部端子との間に抵抗体３０、３１、３２が設けられてもよい。この抵抗体３０、３１、３２は、半導体基板上に形成されたポリシリコン等により容易に形成することができる。
　次に、本実施形態のＥＳＤ保護素子のレイアウトについて説明する。
　図２に示すように、本実施形態のＥＳＤ保護素子は、半導体基板３７上に設けられたＰ型（第１導電型）のウエル３５と、ウエル３５内に形成された第１の領域、第２の領域、及び第３の領域のそれぞれを個別に囲む素子分離領域１と、ウエル３５の上部に第１の領域、第２の領域、及び第３の領域の全体を囲むように素子分離領域１を解して設けられ、ウエル３５よりもＰ型不純物濃度の高いガードリング４０とを備えている。ウエル３５の第１の領域には、Ｎ型の第１の不純物拡散領域３ａ及び第２の不純物拡散領域３ｂと、第１の不純物拡散領域３ａと第２の不純物拡散領域３ｂとの間に位置するウエル３５上にゲート絶縁膜（図示せず）を介して設けられた第１のゲート電極５０とを有するＮＭＯＳトランジスタで構成された第１の保護回路２０が設けられている。第２の領域には、Ｎ型の第３の不純物拡散領域５ａ及び第４の不純物拡散領域５ｂと、第３の不純物拡散領域５ａと第４の不純物拡散領域５ｂとの間に位置するウエル３５上にゲート絶縁膜（図示せず）を介して設けられた第２のゲート電極５２とを有するＮＭＯＳトランジスタで構成された第２の保護回路２１が設けられている。第３の領域には、Ｎ型の第５の不純物拡散領域７ａ及び第６の不純物拡散領域７ｂと、第５の不純物拡散領域７ａと第６の不純物拡散領域７ｂとの間に位置するウエル３５上にゲート絶縁膜（図示せず）を介して設けられた第３のゲート電極５４とを有するＮＭＯＳトランジスタで構成された第３の保護回路２２が設けられている。また、第１の外部端子１０、第２の外部端子１１、及び第３の外部端子１２は半導体基板３７の上方に設けられている。第１の外部端子１０は第１の不純物拡散領域３ａ及び第６の不純物拡散領域７ｂに接続され、第２の外部端子１１は第２の不純物拡散領域３ｂ及び第３の不純物拡散領域５ａに接続され、第３の外部端子１２は第４の不純物拡散領域５ｂ及び第５の不純物拡散領域７ａに接続されている。すなわち、図２のＥＳＤ保護素子のレイアウト（上図）中に示すＡ、Ｂ、Ｃの各不純物拡散領域に対して、図１中に示すＡ、Ｂ、Ｃの各外部端子が接続されている。
　本実施形態の半導体集積回路では、素子分離領域１がウエル３５の第１の領域、第２の領域、及び第３の領域を個別に囲んでおり、ウエル３５内に連続的に設けられたガードリング４０が素子分離領域１を挟んで第１の領域、第２の領域、及び第３の領域の全体を囲んでいる。
　この構成によれば、回路構成が従来と同じＥＳＤ保護素子であっても、その面積を従来の半導体集積回路に比べて縮小することができる。本実施形態の半導体集積回路では、複数の保護回路（第１の領域、第２の領域、及び第３の領域）の全体をガードリング４０で囲んでいるため、保護回路ごとにガードリングを設ける場合に比べて各保護回路間のガードリングに要していた幅を縮小できる。また、従来の半導体集積回路に比べて各保護回路間に必要な素子分離領域の幅を縮小することができるので、結果としてＥＳＤ保護素子の面積を大幅に縮小することが可能となる。なお、ガードリング４０はウエル３５の電位をグラウンド電位等に固定し、ラッチアップの発生を抑えるために設けられているが、ガードリング４０が第１の保護回路２０、第２の保護回路２１、及び第３の保護回路２２の全体を囲んでいるので、ガードリングが保護回路を個別に囲む場合と比べてもウエル電位の変動を抑える効果は従来の半導体集積回路と同等である。従って、本実施形態の半導体集積回路では、回路ブロックの増加や低消費電力化などの目的で供給される電源電圧の種類が増えた場合等であってもＥＳＤ保護素子の回路面積の増加が抑えられ、回路全体としての面積の増加が抑えられている。
　次に、本実施形態の半導体集積回路において、サージ電流が入った場合の回路動作について説明する。
　まず、第３の外部端子１２を接地して、第１の外部端子１０に正電荷のサージを印加した場合、第３の保護回路２２を構成しているＮＭＯＳトランジスタにおける寄生ＮＰＮ型バイポーラトランジスタが動作して、サージ電流を第３の外部端子１２へ逃がす。また、第３の外部端子１２を接地して、第１の外部端子１０に負電荷のサージを印加した場合、第３の保護回路２２を構成しているＮＭＯＳトランジスタにおける寄生ダイオードトランジスタが動作して、サージ電流を第１の外部端子１０へ逃がす。
　第３の外部端子１２を接地して、第２の外部端子１１に正電荷のサージを印加した場合、第２の保護回路２１を構成しているＮＭＯＳトランジスタにおける寄生ＮＰＮ型バイポーラトランジスタが動作して、サージ電流を第３の外部端子１２へ逃がす。また、第３の外部端子１２を接地して、第２の外部端子１１に負電荷のサージを印加した場合、第２の保護回路２１を構成しているＮＭＯＳトランジスタにおける寄生ダイオードトランジスタが動作して、サージ電流を第２の外部端子１１へ逃がす。
　第２の外部端子１１を接地して、第１の外部端子１０に正電荷のサージを印加した場合、第１の保護回路２０を構成しているＮＭＯＳトランジスタにおける寄生ＮＰＮ型バイポーラトランジスタが動作して、サージ電流を第２の外部端子１１へ逃がす。第２の外部端子１１を接地して、第１の外部端子１０に負電荷のサージを印加した場合、第１の保護回路２０を構成しているＮＭＯＳトランジスタにおける寄生ＮＰＮ型バイポーラトランジスタが動作して、サージ電流を第１の外部端子１０へ逃がす。
　第２の外部端子１１を接地して、第３の外部端子１２に正電荷のサージを印加した場合、第２の保護回路２１を構成しているＮＭＯＳトランジスタにおける寄生ダイオードトランジスタが動作して、サージ電流を第２の外部端子１１へ逃がす。第２の外部端子１１を接地して、第３の外部端子１２に負電荷のサージを印加した場合、第２の保護回路２１を構成しているＮＭＯＳトランジスタにおける寄生ＮＰＮ型バイポーラトランジスタが動作して、サージ電流を第３の外部端子１２へ逃がす。
　第１の外部端子１０を接地して、第２の外部端子１１に正電荷のサージを印加した場合、第１の保護回路２０を構成しているＮＭＯＳトランジスタにおける寄生ＮＰＮ型バイポーラトランジスタが動作して、サージ電流を第１の外部端子１０へ逃がす。第１の外部端子１０を接地して、第２の外部端子１１に負電荷のサージを印加した場合、第１の保護回路２０を構成しているＮＭＯＳトランジスタにおける寄生ＮＰＮ型バイポーラトランジスタが動作して、サージ電流を第２の外部端子１１へ逃がす。
　第１の外部端子１０を接地して、第３の外部端子１２に正電荷のサージを印加した場合、第３の保護回路２２を構成しているＮＭＯＳトランジスタにおける寄生ダイオードトランジスタが動作して、サージ電流を第１の外部端子１０へ逃がす。第１の外部端子１０を接地して、第３の外部端子１２に負電荷のサージを印加した場合、第３の保護回路２２を構成しているＮＭＯＳトランジスタにおける寄生ＮＰＮ型バイポーラトランジスタが動作して、サージ電流を第３の外部端子１２へ逃がす。以上の動作により、本実施形態のＥＳＤ保護素子は半導体集積回路内の回路をサージから保護することができる。
　また、抵抗体３０、３１、３２は、ＥＳＤ保護素子に必須ではないが、抵抗体３０、３１、３２の抵抗値を適宜調整することで、第１の保護回路２０、第２の保護回路２１、及び第３の保護回路２２を構成しているＮＭＯＳトランジスタの寄生ＮＰＮ型バイポーラトランジスタが、より低い電圧で動作可能となり、より確実に半導体集積回路内の入力回路、出力回路、入出力回路や内部回路などの被保護回路を保護することができる。
　このように、本実施形態のＥＳＤ保護素子では、サージから内部回路等を保護する能力は従来のＥＳＤ保護素子と同様であるにも関わらず面積が大幅に縮小している。よって、本実施形態のＥＳＤ保護素子によれば、電源電圧の種類が増加する場合であっても、ＥＳＤ保護素子に要する面積の増大を抑えることができ、半導体集積回路全体の小面積化に寄与することができる。
　なお、本実施形態のＥＳＤ保護素子において、第１の外部端子１０、第２の外部端子１１、第３の外部端子１２には必ずしも電源電圧が印加されていなくてもＥＳＤ保護の効果を発揮することが可能である。
　また、本実施形態のＥＳＤ保護素子において、第１の保護回路２０のゲート電極と第２の保護回路２１のゲート電極と第３の保護回路２２のゲート電極が、第１の外部端子１０と第２の外部端子１１と第３の外部端子１２のなかで最も高い電圧が与えられる外部端子に接続され、第１の保護回路２０と第２の保護回路２１と第３の保護回路２２が、ＰＭＯＳトランジスタで構成されてもよい。
　また、図２ではウエル３５内に連続的に設けられたガードリング４０が３つの保護回路の全体を囲んでいる例を示しているが、少なくとも２つの隣接する保護回路を囲んでいれば従来のＥＳＤ保護素子に比べて面積を縮小することが可能である。この場合、ガードリング４０に囲まれない保護回路を囲むガードリングを別個に設ければよい。
　なお、図１及び図２では保護回路が３つである場合を示したが、保護回路の数はこれに限られない。互いに電気的に独立したＰ種類（Ｐは３以上の整数）の電源電圧がそれぞれ供給されたＰ個の外部端子が設けられる場合、全ての組み合わせについて選ばれた２つの外部端子同士の間に設けられた保護回路の合計をＮ個とすると、Ｎ＝Ｐ（Ｐ－１）／２である。このとき、ガードリング４０はＮ個の保護回路の全体を囲んでいてもよい。
　また、素子分離領域１はＳＴＩにより構成されていてもよいし、ＬＯＣＯＳ法により形成されていてもよい。
　　（第２の実施形態）
　図３は、本発明の第２の実施形態に係る半導体集積回路におけるＥＳＤ保護素子のレイアウト（上図）及び縦断面（下図）を示す図である。本実施形態のＥＳＤ保護素子の回路構成は図１に示す第１の実施形態のＥＳＤ保護素子と同一であるため、以下ＥＳＤ保護素子のレイアウトについて詳しく説明する。
　図３に示すように、本実施形態のＥＳＤ保護素子は、半導体基板３７上に設けられたＰ型（第１導電型）のウエル３５と、ウエル３５内に形成された第１の領域、第２の領域、及び第３の領域の全体を囲む素子分離領域１と、ウエル３５の上部に設けられたガードリング４０とを備えている。ウエル３５の第１の領域には、Ｎ型の第１の不純物拡散領域３ａ及び第２の不純物拡散領域３ｂと、第１の不純物拡散領域３ａと第２の不純物拡散領域３ｂとの間に位置するウエル３５上にゲート絶縁膜（図示せず）を介して設けられた第１のゲート電極５０とを有するＭＯＳトランジスタで構成された第１の保護回路２０が設けられている。第２の領域には、Ｎ型の第３の不純物拡散領域５ａ及び第４の不純物拡散領域５ｂと、第３の不純物拡散領域５ａと第４の不純物拡散領域５ｂとの間に位置するウエル３５上にゲート絶縁膜（図示せず）を介して設けられた第２のゲート電極５２とを有するＭＯＳトランジスタで構成された第２の保護回路２１が設けられている。第３の領域には、Ｎ型の第５の不純物拡散領域７ａ及び第６の不純物拡散領域７ｂと、第５の不純物拡散領域７ａと第６の不純物拡散領域７ｂとの間に位置するウエル３５上にゲート絶縁膜（図示せず）を介して設けられた第３のゲート電極５４とを有するＭＯＳトランジスタで構成された第３の保護回路２２が設けられている。
　ここで、本実施形態のＥＳＤ保護素子が第１の実施形態に係るＥＳＤ保護素子と異なっている点は、第１の領域と第２の領域が一部重なっており、第２の領域と第３の領域も一部重なっていることである。つまり、第２の不純物拡散領域３ｂと第３の不純物拡散領域５ａとはウエル３５の同一領域（第１の領域と第２の領域の重複部分）に設けられており、第４の不純物拡散領域５ｂと第５の不純物拡散領域７ａとはウエル３５の同一領域（第２の領域と第３の領域の重複部分）に設けられている。従って、第１の領域、第２の領域及び第３の領域は、第１の実施形態とは異なり、それぞれが個別に素子分離領域１によって囲まれておらず、一体化した領域として素子分離領域１に囲まれている。
　また、第１の外部端子１０は第１の不純物拡散領域３ａ及び第６の不純物拡散領域７ｂに接続されている。第２の外部端子１１は共通のコンタクトを介して第２の不純物拡散領域３ｂ及び第３の不純物拡散領域５ａに接続され、第３の外部端子１２は共通のコンタクトを介して第４の不純物拡散領域５ｂ及び第５の不純物拡散領域７ａに接続されている。すなわち、図３のＥＳＤ保護素子のレイアウト（上図）中に示すＡ、Ｂ、Ｃの各不純物拡散領域に対して、図１中に示すＡ、Ｂ、Ｃの各外部端子が接続されている。
　ウエル３５内に連続的に設けられたガードリング４０は、素子分離領域１を挟んで第１の領域、第２の領域、及び第３の領域の全体を囲んでいる。
　第１のゲート電極５０、第２のゲート電極５２、及び第３のゲート電極５４は共に最も低い電圧が印加される外部端子（ここでは第３の外部端子１２に接続される。これにより、第１の保護回路２０、第２の保護回路２１、及び第３の保護回路２２を構成する各ＮＭＯＳトランジスタは半導体集積回路の通常動作時にはオフ状態となっている。
　本実施形態の半導体集積回路では外部端子にサージが入った場合、第１の実施形態に掛かる半導体集積回路と同様に動作する。
　また、抵抗体３０、３１、３２は、ＥＳＤ保護素子に必須ではないが、抵抗体３０、３１、３２の抵抗値を適宜調整することで、第１の保護回路２０、第２の保護回路２１、及び第３の保護回路２２を構成しているＮＭＯＳトランジスタの寄生ＮＰＮ型バイポーラトランジスタが、より低い電圧で動作可能となり、より確実に半導体集積回路内の入力回路、出力回路、入出力回路や内部回路などの被保護回路を保護することができる。
　このように、第２の不純物拡散領域３ｂと第３の不純物拡散領域５ａとを共用し、第４の不純物拡散領域５ｂと第５の不純物拡散領域７ａとを共用することで、第２の不純物拡散領域３ｂと第３の不純物拡散領域５ａとの距離、及び第４の不純物拡散領域５ｂと第５の不純物拡散領域７ａとの距離を空ける必要が無くなる上、且つ不純物拡散領域２つ分の幅を縮小することができる。従って、本実施形態のＥＳＤ保護素子によれば、サージに対する保護性能は従来のＥＳＤ保護素子と同等又はそれ以上でありながら、回路面積を第１の実施形態のＥＳＤ保護素子以上に小さくすることができる。なお、サージが外部端子から入った場合に、他の複数の保護素子を介してサージ電流が流れる場合もあるが、本実施形態の半導体集積回路では、第１の実施形態の半導体集積回路に比べて複数の保護素子を介してサージ電流を逃がしやすくなるので、サージに対する保護性能をさらに向上させることができる。
　また、本実施形態のＥＳＤ保護素子において、第１の保護回路２０のゲート電極と第２の保護回路２１のゲート電極と第３の保護回路２２のゲート電極が、第１の外部端子１０と第２の外部端子１１と第３の外部端子１２のなかで最も高い電圧が与えられる外部端子に接続され、第１の保護回路２０と第２の保護回路２１と第３の保護回路２２が、ＰＭＯＳトランジスタで構成されてもよい。
　　（第３の実施形態）
　図４は、本発明の第３の実施形態に掛かる半導体集積回路におけるＥＳＤ保護素子のレイアウト（上図）及び縦断面（下図）を示す図である。本実施形態のＥＳＤ保護素子の回路構成は図１に示す第１の実施形態のＥＳＤ保護素子と同一であるため、以下ＥＳＤ保護素子のレイアウトについて詳しく説明する。
　図４に示すように、本実施形態のＥＳＤ保護素子は、半導体基板３７上に設けられたＰ型（第１導電型）のウエル３５と、ウエル３５内に形成された第１の領域、第２の領域、及び第３の領域のそれぞれを個別に囲む素子分離領域１と、ウエル３５の上部に設けられ、第１の領域、第２の領域、及び第３の領域のそれぞれを個別に囲むガードリング４０とを備えている。但し、ガードリング４０のうち、第１の領域と第２の領域の間、及び、第２の領域と第３の領域の間に位置する部分は、同一の領域に設けられた共通のガードリング部分となっている。ウエル３５の第１の領域には、Ｎ型の第１の不純物拡散領域３ａ及び第２の不純物拡散領域３ｂと、第１の不純物拡散領域３ａと第２の不純物拡散領域３ｂとの間に位置するウエル３５上にゲート絶縁膜（図示せず）を介して設けられた第１のゲート電極５０とを有するＭＯＳトランジスタで構成された第１の保護回路２０が設けられている。第２の領域には、Ｎ型の第３の不純物拡散領域５ａ及び第４の不純物拡散領域５ｂと、第３の不純物拡散領域５ａと第４の不純物拡散領域５ｂとの間に位置するウエル３５上にゲート絶縁膜（図示せず）を介して設けられた第２のゲート電極５２とを有するＭＯＳトランジスタで構成された第２の保護回路２１が設けられている。第３の領域には、Ｎ型の第５の不純物拡散領域７ａ及び第６の不純物拡散領域７ｂと、第５の不純物拡散領域７ａと第６の不純物拡散領域７ｂとの間に位置するウエル３５上に設けられたゲート絶縁膜（図示せず）を介して第３のゲート電極５４とを有するＭＯＳトランジスタで構成された第３の保護回路２２が設けられている。また、素子分離領域１は第１の実施形態の半導体集積回路と同様に、第１の領域、第２の領域、及び第３の領域を個別に囲むことでそれぞれの領域間を電気的に分離している。
　本実施形態のＥＳＤ保護素子では、ウエル３５内に連続的に設けられたガードリング４０が、素子分離領域１を挟んで第１の領域、第２の領域、及び第３の領域の全体を囲むと共に、第１の領域と第２の領域との間、及び第２の領域と第３の領域との間のウエル３５内にも連続的に設けられている。
　この構成によれば、ガードリング４０が平面的に見て各保護回路の形成されている第１の領域、第２の領域、及び第３の領域の四方を個別に囲んでいるので、ウエル３５の電位の変動を抑える効果が非常に高くなっている。また、各保護回路を囲むガードリングがウエル内に別個に設けられる従来のＥＳＤ保護素子に比べて第１の領域と第２の領域との間、及び第２の領域と第３の領域との間に位置する部分のガードリング４０は、同一の領域に設けられた共通のガードリング部分となっているため、面積を大きく低減することができる。
　なお、図４では保護回路が３つ設けられている例を示しているが、４つ以上の保護回路の四方を、連続的に設けられたガードリング４０が囲む構成であってもよい。
　本発明のＥＳＤ保護素子は、例えば電源の種類が多い半導体集積回路の面積の増大を抑えるのに有用である。
　１　　　素子分離領域　
　３ａ　　第１の不純物拡散領域 
　３ｂ　　第２の不純物拡散領域 
　５ａ　　第３の不純物拡散領域 
　５ｂ　　第４の不純物拡散領域 
　７ａ　　第５の不純物拡散領域 
　７ｂ　　第６の不純物拡散領域 
　１０　　　第１の外部端子　 
　１１　　　第２の外部端子 
　１２　　　第３の外部端子 
　２０　　　第１の保護回路　
　２１　　　第２の保護回路 
　２２　　　第３の保護回路 
　３０、３１、３２　　　抵抗体 
　３５　　　ウエル 
　３７　　　半導体基板 
　４０　　　ガードリング 
　５０　　　第１のゲート電極 
　５２　　　第２のゲート電極
　５４　　　第３のゲート電極 

Claims (8)

  1. 　半導体基板上に設けられた第１導電型のウエルと、
    　前記半導体基板の上方に設けられた第１の外部端子、第２の外部端子、及び第３の外部端子と、
    　前記ウエルの第１の領域に設けられ、共に第２導電型であって、前記第１の外部端子と前記第２の外部端子とにそれぞれ電気的に接続された第１の不純物拡散領域及び第２の不純物拡散領域を有する第１の保護回路と、
    　前記ウエルの第２の領域に設けられ、共に第２導電型であって、前記第２の外部端子と前記第３の外部端子とにそれぞれ電気的に接続された第３の不純物拡散領域及び第４の不純物拡散領域を有する第２の保護回路と、
    　前記ウエルの第３の領域に設けられ、共に第２導電型であって、前記第１の外部端子と前記第３の外部端子とにそれぞれ電気的に接続された第１の不純物拡散領域及び第２の不純物拡散領域を有する第３の保護回路と、
    　前記ウエル内に設けられ、前記第１の領域、前記第２の領域、及び前記第３の領域を囲む素子分離領域と、
    　前記ウエル内に連続的に設けられ、前記素子分離領域を挟んで前記第１の領域、前記第２の領域、及び前記第３の領域のうち少なくとも互いに隣接する２つの領域を囲むガードリングとを備えている半導体集積回路。
  2. 　前記第１の領域、前記第２の領域、及び前記第３の領域はそれぞれ前記素子分離領域により個別に電気的に分離されており、
    　前記ガードリングは前記素子分離領域を挟んで少なくとも前記第１の領域、前記第２の領域、及び前記第３の領域の全体を囲んでいることを特徴とする請求項１に記載の半導体集積回路。
  3. 　前記第１の領域と前記第２の領域とは一部が重複し、前記第２の領域と前記第３の領域とは一部が重複しており、
    　前記第２の不純物拡散領域と前記第３の不純物拡散領域は前記第１の領域と前記第２の領域との重複領域に設けられた同一の領域であり、
    　前記第４の不純物拡散領域と前記第５の不純物拡散領域は前記第２の領域と前記第３の領域との重複領域に設けられた同一の領域であり、
    　前記ガードリングは前記第１の領域、前記第２の領域、及び前記第３の領域の全体を囲んでいることを特徴とする請求項１に記載の半導体集積回路。
  4. 　前記第１の領域、前記第２の領域、及び前記第３の領域はそれぞれ前記素子分離領域により個別に電気的に分離されており、
    　前記ガードリングは前記素子分離領域を挟んで前記第１の領域、前記第２の領域、及び前記第３の領域の全体を囲むと共に、前記第１の領域と前記第２の領域との間、及び前記第２の領域と前記第３の領域との間のウエル内にも連続的に設けられていることを特徴とする請求項１に記載の半導体集積回路。
  5. 　前記第１の外部端子、前記第２の外部端子、及び前記第３の外部端子にはそれぞれ異なる電圧の電源電圧が供給され、
    　前記第１の保護回路は、前記第１の不純物拡散領域と、前記第２の不純物拡散領域と、前記第１の不純物拡散領域と前記第２の不純物拡散領域に挟まれた前記半導体基板上に設けられた第１のゲート電極とを有する第１のＮチャネル型ＭＯＳトランジスタで構成されており、
    　前記第２の保護回路は、前記第３の不純物拡散領域と、前記第４の不純物拡散領域と、前記第３の不純物拡散領域と前記第４の不純物拡散領域に挟まれた前記半導体基板上に設けられた第２のゲート電極とを有する第２のＮチャネル型ＭＯＳトランジスタで構成されており、
    　前記第３の保護回路は、前記第５の不純物拡散領域と、前記第６の不純物拡散領域と、前記第５の不純物拡散領域と前記第６の不純物拡散領域に挟まれた前記半導体基板上に設けられた第３のゲート電極とを有する第３のＮチャネル型ＭＯＳトランジスタで構成されており、
    　前記第１のゲート電極、前記第２のゲート電極、及び前記第３のゲート電極は、前記第１の外部端子、前記第２の外部端子、及び前記第３の外部端子のうち最も低い電圧が供給される外部端子に接続されていることを特徴とする請求項１に記載の半導体集積回路。
  6. 　前記第１の外部端子、前記第２の外部端子、及び前記第３の外部端子にはそれぞれ異なる電圧の電源電圧が供給され、
    　前記第１の保護回路は、前記第１の不純物拡散領域と、前記第２の不純物拡散領域と、前記第１の不純物拡散領域と前記第２の不純物拡散領域に挟まれた前記半導体基板上に設けられた第１のゲート電極とを有する第１のＰチャネル型ＭＯＳトランジスタで構成されており、
    　前記第２の保護回路は、前記第３の不純物拡散領域と、前記第４の不純物拡散領域と、前記第３の不純物拡散領域と前記第４の不純物拡散領域に挟まれた前記半導体基板上に設けられた第２のゲート電極とを有する第２のＰチャネル型ＭＯＳトランジスタで構成されており、
    　前記第３の保護回路は、前記第５の不純物拡散領域と、前記第６の不純物拡散領域と、前記第５の不純物拡散領域と前記第６の不純物拡散領域に挟まれた前記半導体基板上に設けられた第３のゲート電極とを有する第３のＰチャネル型ＭＯＳトランジスタで構成されており、
    　前記第１のゲート電極、前記第２のゲート電極、及び前記第３のゲート電極は、前記第１の外部端子、前記第２の外部端子、及び前記第３の外部端子のうち最も高い電圧が供給される外部端子に接続されていることを特徴とする請求項１に記載の半導体集積回路。
  7. 　前記第１のゲート電極、前記第２のゲート電極、及び前記第３のゲート電極と前記第１のゲート電極、前記第２のゲート電極、及び前記第３のゲート電極に接続される外部端子との間の経路上にそれぞれ設けられた抵抗体をさらに備えていることを特徴とする請求項５に記載の半導体集積回路。
  8. 　前記半導体基板の上方には、前記第１の外部端子、前記第２の外部端子、及び前記第３の外部端子を含み、Ｐ種類（Ｐは３以上の整数）の電源電圧がそれぞれ供給される複数の外部端子が設けられ、
    　Ｎ＝Ｐ（Ｐ－１）／２とするとき、前記ウエル内には前記第１の領域、前記第２の領域、及び前記第３の領域を含むＮ個の領域が設けられており、
    　前記Ｎ個の領域のそれぞれには１つずつ保護回路が設けられており、
    　前記ガードリングは前記素子分離領域を挟んで前記Ｎ個の領域の全体を囲んでいることを特徴とする請求項１に記載の半導体集積回路。
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