JPS60235451A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は集積回路における静電破壊を防止する半導体集
積回路装置に関する。

（ロ）従来技術 半導体基板（１）内に少なくとも一つのラテラルＰＮＰ
型トランジスタ素子（２）を備え、トランジスタ素子（
２）のコレクタおよびエミッタを夫々パッド（３）を介
して外部のリード端子（４）に接続した半導体集積回路
装置がある。この種半導体集積回路装置の外部のリード
端子（４）にサージ電圧が加わった場合、ＰＮ接合に逆
方向に大きなバイアスが加わり、その電圧がＰＮ接合の
耐圧以上の電圧であれば、その素子が破壊してしまう。

特に、コレクタＫｆ−１−１、エミッタ（→のサージ電
圧が加わると、素子の中でもＰＮ接合面積が小さいエミ
ッターベース間のＰＮ接合忙、逆方向に大きなバイアス
が加わることになって、破壊し易い。そこでこの種半導
体集積回路装置の静電破壊を防止する方法として、第５
プニ已−１９ 図に示すように、パッド（３）とべ＝１およびコレクタ
との間に抵抗体（７）を直列に接続して、浮遊容量と抵
抗の時足数によりサージ電圧の波形を滑らかにし、急激
なサージ電圧がトランジスタ素子に入らないようにする
方法がある。しかしながら、この方法においては、接続
する抵抗体（７）の抵抗値が数十から数百オームでは完
全な対策とはいえず、抵抗値が数キロオーム以上必要で
ある。ところが、回路上この位置に数キロオーム以上の
抵抗体（７）を設けると、パターン面積が大きくなるば
かりか、通常の入力信号の場合に、抵抗体（７）Ｋよっ
て、減衰が生じるため、トランジスタの動作点がずれた
り、回路定数が変化するなど回路上支障をきたし好まし
くない。また、抵抗体（７）をＮ型半導体領域に形成し
たＰ型頭域で構成した場合、Ｎ型半導体領域とＰ型頭域
との間のＰＮ接合に順方向にサージ電圧が加わるときは
破壊はしないが、逆方向に大きいサージ電圧が加わった
とき、ＰＮ接合の耐圧以上の電圧であれば、抵抗体自体
が破壊してしまう。そこで、半導体基板に擬似的に順方
向動作するトランジスタ構造の素子を被保護回路の入力
端子と並列に接続し、順逆いずれの方向のサージ電圧が
入っても、上記素子が破壊することなくトランジスタと
して動作させてサージ電圧を吸収するように構成した静
電破壊防止素子がある（特公昭５３−２１８３８号公報
に詳しい。）。しかしながら、この素子においては、通
常の場合においても、入力信号がＮ型ドープ層内を経て
回路の入力側に送られるように構成されているため、ド
ープ層の内部抵抗により電圧降下が生じ、前述したよう
な問題がある。

また、別の方法としては、外部のリード端子（４）と接
続されるトランジスタ素子（２）のサイズを大きくして
ＰＮ接合面積を大きくする方法である。すなわち、ＰＮ
接合の耐圧を大きくとり、サージ電圧による破壊を防止
する方法である。しかしながら、このトランジスタ素子
とＶ、の立上りの比をとっているトランジスタ素子が複
数個ある場合には、それらのトランジスタ素子も全て同
様にサイズを大きくしなければならず、パターン面積が
大き（なり、パターン設計上不利である。

（ハ）発明の目的 本発明は上述した難点を解消すべくなされたもので、通
常の回路動作に影響を与えずに静電破壊を防止すること
を目的とする。

に）発明の構成 本発明はＰ型半導体基板上に形成されたＮ型エピタキシ
ャル層を分離領域で、島状に分離した島領域をペース領
域とし、この島領域にＰ型のエミッタ領域およびコレク
タ領域を形成したラテラルＰＮＰ型トランジスタ素子を
備えＪ前記トランジスタ素子のコレクタおよびエミッタ
を夫々外部端子に接続した半導体集積回路装置において
、−前記エピタキシャル層を第１領域とし、この第１領
域にＰ型の第２領域を形成したダイオード素子を、前記
トランジスタ素子と電気的に分離して半導体基板に設け
ると共に、前記第１領域をエミッタ領域に接続し、且つ
前記第２領域をコレクタ領域に接続して、前記トランジ
スタ素子のコレクターエミッタ間にダイオード素子を接
続した半導体集積回路装置である。

（ホ）実施例 以下、本発明の一実施例を第１図ないし第３図に従い説
明する。第１図は本発明による半導体集積回路装置の構
成を示す平面図、第２図は本発明の要部を示す平面図、
第３図は第２図のｍ−ｐｉ線断面図である。

本発明による半導体集積回路装置は、第１図に示すよう
に、半導体基板（１）Ｋ例えば差動増幅回路の入力トラ
ンジスタとして用いるラテラルＰＮＰ型トランジスタ素
子（２）が設けられる。このトランジスタ素子（２）の
コレクタおよびエミッタが夫々パッド（３）を介して外
部のリード端子（４）に接続される。

そして、トランジスタ素子（２）のベース領域およびコ
レクタ領域（またはエミッタ領域）と夫々同様に形成し
たＮ型の第１領域およびＰ型の第２領域とからなる接合
型ダイオード素子（５）がトランジスタ素子（２）と電
気的に分離して半導体基板ｆｌ）Ｋ設けられる。このダ
イオード素子（５）の第１領域をトランジスタ素子（２
）のエミッタ領域に接続すると共に、ダイオード素子（
５）の第２領域をトランジスタ素子（２）のコレクタ領
域に接続することにより、トランジスタ素子（２）のコ
レクターエミッタ間に極性を逆にしてダイオード素子（
５）が接続される。

つぎに本発明の実施例を第２図および第３図を参照して
詳しく説明する。Ｐ型のシリコン半導体基板００）上に
Ｎ−型のエピタキシャル層（ＩＩ＋か形成され、このエ
ピタキシャル層０１）をＰ＋型の分離領域ａ２で島状に
分離して島領域α３）θ４）が形成される。そして、各
島領域０３）α滲の底面には、Ｎ＋型の埋め込み層（１
５）Ｑ５）が設けられており、島領域０３）がラテラル
ＰＮＰ型トランジスタ素子（２）のベース佃域（１３ａ
）に、島領域α４）がダイオード素子（５）の第１領域
（１４ａ）となる。島領域０３）の表面に、ベース拡散
によりＰ型のエミッタ領域０６）とこのエミッタ領域（
Ｉ６）を取り囲むようにＰ型のコレクタ領域（Ｉ７）と
を形成すると共Ｋ、島領域０４）の表面にＰ型の第２領
域θ８）を形成する。更に、ベース領域（１３ａ）およ
び第１領域（１４ａ）には、夫々エミッタ拡散によりＮ
＋型のコンタクト領域←１（２Ｉが形成される。また、
エピタキシャル層（１１）表面には酸化シリコンなどか
らなる保護膜（２１）が形成される。この保護膜Ｇ！１
）には各領域に通じるコンタクトホールが形成され、こ
のコンタクトホールを介して各領域とオーミックコンタ
クトするアルミニウムなどからなる電極（２望・・・（
２６）が配設される。

尚、第２図において、斜線部はコンタクト部を示す。

このように、島領域０３）にラテラルＰＮＰ型トランジ
スタ素子（２）、島領域α４）に接合型のダイオード素
子（５）が形成される。そして、ダイオード素子（５）
の第１領域（１４ａ　）のコンタクト領域噛にオーミッ
クコンタクトした第１電極（２湯とトランジスタ素子（
２）のエミッタ領域（１６１にオーミックコンタクトし
たエミッタ電極（ハ）とが接続される。また、第２領域
ａ８にオーミックコンタクトした第２電極（財）とコレ
クタ領域０７）にオーミックコンタクトしたコレクタ電
極シ５）とが接続される。尚、ベース領域０（８）のコ
ンタクト領域（ＩＩにはベース電極Ｑｅ）がオーミック
コンタクトして電極取り出しを行っている。

ソシて、コレクタ電極（２５）およびエミッタ電極（ハ
）はパッド（３）（３）に夫々接続され、このパッドｆ
３）（３）にボンディングワイヤ（６）＋６１で外部の
リード端子＋４１ｆ４１に接続して、トランジスタ素子
（２）のコレクタおよびエミッタが夫々外部端子に接続
される。すなわち、トランジスタ素子（２）のコレクタ
ーエミッタ間にダイオード素子（５）を逆方向に接続す
ることにより、第１図に示すように、外部端子とトラン
ジスタ素子（２）の入力側にダイオード素子（５）が接
続される。

さて、本発明は、通常の場合、入力信号は外部のリード
端子（４）からパッド（３）を経てトランジスタ素子（
２）へ送られる。すなわち、ダイオード素子（５）は逆
方向に接続されているので、ダイオード素子（５）へは
入力信号は流れない。従って回路動作に側ら影響を及ば
さない。

ところで、サージ電圧が外部端子に加わった場合は、ダ
イオード素子（５）とトランジスタ素子（２）とでサー
ジ電圧を夫々分担し、ダイオード素子（５）とトランジ
スタ素子（２）とが相互してサージ電圧を吸収する。従
って、従来ダイオード素子だけでサージ電圧を吸収させ
るのと違って、トランジスタ素子（２）とダイオード素
子（５）とが相互にサージ電圧を吸収することにより、
ＰＮ接合面積が実質的に大きくなり、逆方向電圧の耐圧
が上昇し、素子の破壊を防止することができる。そして
、トランジスタ素子（２）とダイオード素子（５）とは
、その静電破壊耐量が同じレベルの素子を用いて、その
サイズが大きい方が望ましい、これは、一方の素子の静
電破壊耐量が他方に比べて小さい場合には、その小さい
方の素子が破壊してしまうが、双方同一レベルのもので
あると相互に吸収することにより、理論的には破壊耐量
が倍になる。

つぎに、本発明による半導体集積回路装置（Ａ）と、ラ
テラルＰＮＰ型トランジスタ（Ｂｌ、接合型ダイオード
（Ｃ）を準備し、夫々の外部端子に第４図に示す装置を
用いてサージ電圧を付与し、夫々の破壊電圧を測定した
。尚、本発明による装置（Ａｌはトランジスタ素子（２
）部分のエミッターベース間のＰＮ接合面積がいわゆる
最小サイズの３５０μｍｌ、ダイオード素子（５）部分
のＰＮ接合面積が１３５０Ｉｔｍである。また、ＰＮＰ
型トランジスタ素子Ｑ３１のエミッターベース間のＰＮ
接合面積は３５０μゴ、ダイオード素子（ｑのＰＮ接合
面積は１３５０μｍ３である。

測定は、電源（４１）からコンデンサ０υに充電してお
きスイッチ（４２）を切替えることにより、サージ電圧
を測定する半導体装置（４３に加え、加える電源電圧を
変化させてその破壊する電圧を測定した。その結果を第
１表に示す。

第１表から明らかな如く、本発明によれば、トランジス
タ素子とダイオード素子とが相互にサージ電圧を吸収す
ることにより従来装置に比して破壊電圧が向上し、静電
破壊を防止できるのがわかる。また、本発明はダイオー
ド素子をトランジスタ素子と電気的に分離して設けてい
るので、サイリスク効果などが生じるおそれはない。

（へ）発明の詳細 な説明したようＫ、本発明による半導体集積回路装置に
よれば、通常の回路動作に影響を与えずに、順逆のサー
ジ電圧に対して十分な保護を図ることができる。

【図面の簡単な説明】

第１図は本発明による半導体集積回路装置の構成を示す
平面図、第２図は本発明の要部を示す平面図、第３図は
第２図の■−■線断面図である。 第４図は静電破壊電圧を測定する装置の回路図、第５図
は従来の半導体集積回路装置の構成を示す平面図である
。 （１）・・・半導体基板、　（２）・・・トランジスタ
素子、（３）・・・パッド、（４）・・・リード端子、
（５）・・・ダイオード素子、　（１０）・・・Ｐ型半
導体基板、　０１）・・・エピタキシャル層、　０り・
・・分離領域、　Ｑ３）Ｑ４１・・・島領域、（１３ａ
）・・・ベース領域、（１４ａ）・・・第１領域、（１
６）・・・エミッタ領域、　（１７）・・・フレフタ領
域、　Ｃｌ３）・・・第２領域、　Ｈ（２０）・・・コ
ンタクト領域。 ”−−ＬＪ１６　１７　１ＥＳ 第：１図

Claims (1)

【特許請求の範囲】
1. （１）Ｐ型半導体基板上に形成されたＮ型エピタキシャ
   ル層を分離領域で島状に分離した島領域をベース領域と
   し、この島領域にＰ型のエミッタ領域およびコレクタ領
   域を形成したラテラルＰＮＰ型トランジスタ素子を備え
   、前記トランジスタ素子のコレクタおよびエミッタを夫
   々外部端子に接続した半導体集積回路装置において、前
   記エピタキシャル層を第１領域とし、この第１領域にＰ
   型の第２領域を形成したダイオード素子を、前記トラン
   ジスタ素子と電気的に分離して半導体基板に設けると共
   に、前記第１領域をエミッタ領域に接続し、且つ前記第
   ２領域をコレクタ領域に接続して、前記トランジスタ素
   子のコレクターエミッタ間にダイオード素子を接続する
   ことにより、前記外部端子間にサージ電圧が加わった場
   合に、前記トランジスタ素子とダイオード素子が相互し
   てサージ電圧を吸収することを特徴とする半導体集積回
   路装置。