JPS6223467B2 - - Google Patents
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- JPS6223467B2 JPS6223467B2 JP54169181A JP16918179A JPS6223467B2 JP S6223467 B2 JPS6223467 B2 JP S6223467B2 JP 54169181 A JP54169181 A JP 54169181A JP 16918179 A JP16918179 A JP 16918179A JP S6223467 B2 JPS6223467 B2 JP S6223467B2
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- JP
- Japan
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- diode
- electrostatic
- transistor
- thyristor
- capacitance
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/08126—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in bipolar transitor switches
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/676—Combinations of only thyristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
Landscapes
- Bipolar Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置、特にバイポーラ集積回路
に適用して好適な静電破壊防止用の入力保護回路
を備えた半導体装置に関する。
に適用して好適な静電破壊防止用の入力保護回路
を備えた半導体装置に関する。
大規模集積化（LSI化）の進展に伴い、バイポ
ーラ集積回路を構成するバイポーラ素子のサイズ
は年々微細化の傾向を辿つている。一方、この微
細化に伴つて取扱い時における静電気破壊の防止
対策は増々重要になつてきている。この防止対策
の１つとして、従来は集積回路における入力パツ
ドと入力トランジスタ間にダイオードを設けるこ
とが行なわれてきた。このダイオードはある程
度、静電破壊防止用の入力保護回路（以下、単に
静電破壊防止素子と称す）として有効に機能す
る。ところが、そのダイオードが搭載される集積
回路そのものが高性能化すると、最早、該ダイオ
ードの効果のみでは不足してくる。このように、
ダイオードによる効果では不十分となつた理由
は、 (1) ダイオード自体に寄生する容量(C)成分が大で
あり、集積回路の動作速度を低下させてしまう
こと、 (2) 静電パルス印加時初期に流れる瞬時大電流の
放流能力が小さいこと、である。
ーラ集積回路を構成するバイポーラ素子のサイズ
は年々微細化の傾向を辿つている。一方、この微
細化に伴つて取扱い時における静電気破壊の防止
対策は増々重要になつてきている。この防止対策
の１つとして、従来は集積回路における入力パツ
ドと入力トランジスタ間にダイオードを設けるこ
とが行なわれてきた。このダイオードはある程
度、静電破壊防止用の入力保護回路（以下、単に
静電破壊防止素子と称す）として有効に機能す
る。ところが、そのダイオードが搭載される集積
回路そのものが高性能化すると、最早、該ダイオ
ードの効果のみでは不足してくる。このように、
ダイオードによる効果では不十分となつた理由
は、 (1) ダイオード自体に寄生する容量(C)成分が大で
あり、集積回路の動作速度を低下させてしまう
こと、 (2) 静電パルス印加時初期に流れる瞬時大電流の
放流能力が小さいこと、である。
従つて本発明の目的は、第１に入力容量成分を
増大させず、第２に静電パルス印加時初期の瞬時
大電流を放流する能力の大きい静電破壊防止素子
を備えた半導体装置を提案することである。
増大させず、第２に静電パルス印加時初期の瞬時
大電流を放流する能力の大きい静電破壊防止素子
を備えた半導体装置を提案することである。
上記目的に従い本発明は、静電パルスをエミツ
タに分岐せしめるNPNトランジスタと、該NPN
トランジスタと対をなしてサイリスタ構造を採る
PNPトランジスタとからなるPNPN素子を半導体
装置内に形成したことを特徴とするものである。
タに分岐せしめるNPNトランジスタと、該NPN
トランジスタと対をなしてサイリスタ構造を採る
PNPトランジスタとからなるPNPN素子を半導体
装置内に形成したことを特徴とするものである。
以下図面に従つて本発明を説明する。
第１図は従来の静電破壊防止素子を示す回路図
である。本図において、１１が静電破壊防止素子
をなすダイオードである。このダイオード１１
は、集積回路内の入力パツド１２および入力トラ
ンジスタ１３のベース間に設けられる。ＶCCおよ
びＶEE（アースを含む）は通常の電源である。
今、正の静電パルスP+が入力パツド１２に印加
されたとすると、入力トランジスタ１３のベー
ス・エミツタに対し順方向となるから、入力トラ
ンジスタ１３は静電破壊から免れる。なお一般に
は、入力トランジスタとしてNPNトランジスタ
が用いられている。一方、負の静電パルスP-が
印加されると、入力トランジスタ１３は逆バイア
スされ破壊のおそれがある。然し、ここでダイオ
ード１１がアクテイブになり、静電パルスP-印
加時初期における瞬時大電流Ｉは図中矢印のルー
トで、ダイオード１１を介し、放流される。
である。本図において、１１が静電破壊防止素子
をなすダイオードである。このダイオード１１
は、集積回路内の入力パツド１２および入力トラ
ンジスタ１３のベース間に設けられる。ＶCCおよ
びＶEE（アースを含む）は通常の電源である。
今、正の静電パルスP+が入力パツド１２に印加
されたとすると、入力トランジスタ１３のベー
ス・エミツタに対し順方向となるから、入力トラ
ンジスタ１３は静電破壊から免れる。なお一般に
は、入力トランジスタとしてNPNトランジスタ
が用いられている。一方、負の静電パルスP-が
印加されると、入力トランジスタ１３は逆バイア
スされ破壊のおそれがある。然し、ここでダイオ
ード１１がアクテイブになり、静電パルスP-印
加時初期における瞬時大電流Ｉは図中矢印のルー
トで、ダイオード１１を介し、放流される。
ところが、このダイオード１１による防止対策
によれば既述の問題、すなわち(1)容量成分の増
大、(2)電流Ｉの放流能力不足をひきおこす。
によれば既述の問題、すなわち(1)容量成分の増
大、(2)電流Ｉの放流能力不足をひきおこす。
そこで本発明は、第２図に示す静電破壊防止素
子を提案する。なお、第１図と同一の参照番号又
は記号が付されたものは相互に同一であり、図中
の２１が本発明に係る静電破壊防止素子である。
素子２１は、NPNトランジスタ２２と、PNPト
ランジスタ２３とをサイリスタ構造に構成してな
り、NPNトランジスタ２２のエミツタにおい
て、負静電パルスを受ける。なお、正静電パルス
に対しては、既述の理由により考慮しない。
子を提案する。なお、第１図と同一の参照番号又
は記号が付されたものは相互に同一であり、図中
の２１が本発明に係る静電破壊防止素子である。
素子２１は、NPNトランジスタ２２と、PNPト
ランジスタ２３とをサイリスタ構造に構成してな
り、NPNトランジスタ２２のエミツタにおい
て、負静電パルスを受ける。なお、正静電パルス
に対しては、既述の理由により考慮しない。
本発明に係る素子２１が、従来のダイオード１
１によりもたらされた既述の問題を解決し得る理
由は次のとおりである。先ず、上記(2)の問題の方
から説明すると、素子２１とダイオード１１の各
電圧−電流特性は第３図のグラフで表わされる。
本グラフの横軸は電圧Ｖ、縦軸は電流Ｉであり、
曲線C11はダイオード１１の特性、曲線C21は本発
明に係る素子２１の特性である。本グラフで注目
すべきことは、第１に曲線C21に関し負性抵抗領
域−ｒが含まれることである。この領域−ｒによ
り負静電パルス印加時初期に流れる大電流は、急
速に放流せしめられる。一方ダイオード１１の曲
線C11には、この様な急速放流効果は見られな
い。第２に、素子２１の曲線C21の特性が、ダイ
オード１１の曲線C11の特性よりも、急峻な傾斜
を呈すことである。この結果、素子２１の方がダ
イオード１１に比して、その後の静電パルス電圧
の上昇に対しても十分な放流能力を持つのであ
る。なお、曲線C11のながらかな傾斜は、ダイオ
ード１１に寄生するバルク抵抗によるものと考え
られる。
１によりもたらされた既述の問題を解決し得る理
由は次のとおりである。先ず、上記(2)の問題の方
から説明すると、素子２１とダイオード１１の各
電圧−電流特性は第３図のグラフで表わされる。
本グラフの横軸は電圧Ｖ、縦軸は電流Ｉであり、
曲線C11はダイオード１１の特性、曲線C21は本発
明に係る素子２１の特性である。本グラフで注目
すべきことは、第１に曲線C21に関し負性抵抗領
域−ｒが含まれることである。この領域−ｒによ
り負静電パルス印加時初期に流れる大電流は、急
速に放流せしめられる。一方ダイオード１１の曲
線C11には、この様な急速放流効果は見られな
い。第２に、素子２１の曲線C21の特性が、ダイ
オード１１の曲線C11の特性よりも、急峻な傾斜
を呈すことである。この結果、素子２１の方がダ
イオード１１に比して、その後の静電パルス電圧
の上昇に対しても十分な放流能力を持つのであ
る。なお、曲線C11のながらかな傾斜は、ダイオ
ード１１に寄生するバルク抵抗によるものと考え
られる。
次に上記(1)の問題について説明する。先ず、ダ
イオード１１に関してはその容量成分はいわゆる
接合容量として定まるものである。これは、例え
ば可変容量ダイオードとして存在する如く、かな
り大きいものである。一方、素子２１の容量は次
のように算定される。第４図は、素子２１の容量
分布を示す図であり、本図において、C1，C2お
よびC3はNPNトランジスタ２２における、エミ
ツタ−ベース間容量、コレクタ−ベース間容量お
よびコレクタ−アイソレーシヨン間容量である。
なお、PNPトランジスタ２３についても同種の容
量が付帯するが、これらを考慮するまでもなく、
素子２１の入力パツド１２側からみた総合容量Ｃ
は、ダイオード１１の容量より小さい。つまり、
総合容量Ｃは １／Ｃ＝１／Ｃ１＋１／Ｃ２＋１／Ｃ３ で定まるから、該容量Ｃは、これらC1，C2およ
びC3のうちの最小の容量よりも、さらに小さい
容量となる。かくして、上記(1)の問題は解決され
る。
イオード１１に関してはその容量成分はいわゆる
接合容量として定まるものである。これは、例え
ば可変容量ダイオードとして存在する如く、かな
り大きいものである。一方、素子２１の容量は次
のように算定される。第４図は、素子２１の容量
分布を示す図であり、本図において、C1，C2お
よびC3はNPNトランジスタ２２における、エミ
ツタ−ベース間容量、コレクタ−ベース間容量お
よびコレクタ−アイソレーシヨン間容量である。
なお、PNPトランジスタ２３についても同種の容
量が付帯するが、これらを考慮するまでもなく、
素子２１の入力パツド１２側からみた総合容量Ｃ
は、ダイオード１１の容量より小さい。つまり、
総合容量Ｃは １／Ｃ＝１／Ｃ１＋１／Ｃ２＋１／Ｃ３ で定まるから、該容量Ｃは、これらC1，C2およ
びC3のうちの最小の容量よりも、さらに小さい
容量となる。かくして、上記(1)の問題は解決され
る。
既に述べた如く、以上の説明は負静電パルスの
みを対象としていたが、正静電パルスにも考慮を
払う必要があるならば、第５図の如き回路構成と
すればよい。本図中、第２図と同一の参照番号又
は記号が付されたものは同一のものであるから、
ダイオード５１がさらに付加されたことになる。
これは、正静電パルスに対し順方向となるように
そのアノードが入力側となる。なお図中のＲは、
ダイオード５１に付帯するバルク抵抗である。
みを対象としていたが、正静電パルスにも考慮を
払う必要があるならば、第５図の如き回路構成と
すればよい。本図中、第２図と同一の参照番号又
は記号が付されたものは同一のものであるから、
ダイオード５１がさらに付加されたことになる。
これは、正静電パルスに対し順方向となるように
そのアノードが入力側となる。なお図中のＲは、
ダイオード５１に付帯するバルク抵抗である。
第６図は参考として、第５図の構成による集積
回路パターンの部分拡大平面図を示したものであ
り、その７−７断面図を第７図に示す。第６図に
おいて、領域１２，２１，５１および１３は、そ
れぞれ第５図の回路部分１２，２１，５１および
１３に対応する。第６図中、６１はコレクタ補償
拡散部、６２はベース拡散部、６３はアイソレー
シヨン用窓、６４はコレクタ、６５はエミツタ、
６７はアイソレーシヨン部である。第７図におい
てP- subはP-基板、P+ ISOはP+アイソレーシヨ
ン、Ｅはエミツタ、SiO2は酸化絶縁膜であり、
第４図において示した容量C1，C2およびC3は図
中黒丸を付したC1，C2およびC3に対応する。こ
こに第２図、第４図および第５図に示すNPNト
ランジスタ２２は、第７図のエミツタ層Ｅ、ベー
ス層P+およびコレクタ層n-として、又、PNPト
ランジスタ２３は同図のP-基板（P- sub）n+層お
よびP+層として形成されている。
回路パターンの部分拡大平面図を示したものであ
り、その７−７断面図を第７図に示す。第６図に
おいて、領域１２，２１，５１および１３は、そ
れぞれ第５図の回路部分１２，２１，５１および
１３に対応する。第６図中、６１はコレクタ補償
拡散部、６２はベース拡散部、６３はアイソレー
シヨン用窓、６４はコレクタ、６５はエミツタ、
６７はアイソレーシヨン部である。第７図におい
てP- subはP-基板、P+ ISOはP+アイソレーシヨ
ン、Ｅはエミツタ、SiO2は酸化絶縁膜であり、
第４図において示した容量C1，C2およびC3は図
中黒丸を付したC1，C2およびC3に対応する。こ
こに第２図、第４図および第５図に示すNPNト
ランジスタ２２は、第７図のエミツタ層Ｅ、ベー
ス層P+およびコレクタ層n-として、又、PNPト
ランジスタ２３は同図のP-基板（P- sub）n+層お
よびP+層として形成されている。
以上説明したように本発明によれば、
(1) 容量成分を減少させて、動作速度を速めるこ
とができ、 (2) 静電パルス印加時初期における瞬時大電流を
急速に放流せしめることができる、等の従来に
ない重要な効果を備えた静電破壊防止素子を内
蔵した半導体装置が実現される。
とができ、 (2) 静電パルス印加時初期における瞬時大電流を
急速に放流せしめることができる、等の従来に
ない重要な効果を備えた静電破壊防止素子を内
蔵した半導体装置が実現される。
ところで、第４図および第７図によつて示され
る本発明の半導体装置における入力保護回路は、
上記の他に次のような効果を有する。
る本発明の半導体装置における入力保護回路は、
上記の他に次のような効果を有する。
第４図では第７図のP+６２とn+ CC６１との間
を接続しているメタル（第７図の７０）をそのま
ま抵抗がほぼ零の配線で表現し、そのメタル７０
から実効的なPNPN領域までの半導体領域の抵抗
を２つの抵抗素子で表現してあるが、これは別の
表し方をすれば第８図の通りの等価回路図とな
る。すなわちNPNトランジスタ２２のベースと
PNPトランジスタ２３のベースを抵抗R′を介して
接続したものとなる。PNPN素子としては中間の
ＮとＰを抵抗を介して接続したものとなつてい
る。
を接続しているメタル（第７図の７０）をそのま
ま抵抗がほぼ零の配線で表現し、そのメタル７０
から実効的なPNPN領域までの半導体領域の抵抗
を２つの抵抗素子で表現してあるが、これは別の
表し方をすれば第８図の通りの等価回路図とな
る。すなわちNPNトランジスタ２２のベースと
PNPトランジスタ２３のベースを抵抗R′を介して
接続したものとなる。PNPN素子としては中間の
ＮとＰを抵抗を介して接続したものとなつてい
る。
ここで第８図に示されるようにNPNトランジ
スタ２２のベースとPNPトランジスタ２３のベー
スを抵抗R′を介して接続して構成したサイリス
タの動作特性を第９図に示す。第９図の１で示さ
れる曲線が第８図に示される構成のサイリスタの
オンするまでの特性を示すものであり、２で示さ
れる曲線が上記のような抵抗R′を接続していな
いPNPN素子のオンするまでの特性を示すもので
ある。オンとなつた後は共に第９図の曲線３で示
されるようなオン状態のサイリスタとしての特性
を示す。なお、曲線１と曲線３で示される第８図
のサイリスタ２１の動作特性曲線は、既に第３図
においてC21で示したものと同一である。（第９図
では通常のサイリスタの特性との比較のために横
軸のスケールを変えてある。）このように第８図
のサイリスタ２１は、通常のPNPN素子がオンと
なるトリガ電圧（20V以上）より遥かに低いトリ
ガ電圧（NPNトランジスタ２２およびPNPトラ
ンジスタ２３のベース・エミツタ電圧ＶBEの和、
約1.5V）にてオンとなる。つまり第２図あるい
は第５図においては、通常のPNPN素子を用いる
より遥かに小さい負電圧パルスの入力に対しても
入力保護回路が働いて半導体装置を保護すること
ができるのである。
スタ２２のベースとPNPトランジスタ２３のベー
スを抵抗R′を介して接続して構成したサイリス
タの動作特性を第９図に示す。第９図の１で示さ
れる曲線が第８図に示される構成のサイリスタの
オンするまでの特性を示すものであり、２で示さ
れる曲線が上記のような抵抗R′を接続していな
いPNPN素子のオンするまでの特性を示すもので
ある。オンとなつた後は共に第９図の曲線３で示
されるようなオン状態のサイリスタとしての特性
を示す。なお、曲線１と曲線３で示される第８図
のサイリスタ２１の動作特性曲線は、既に第３図
においてC21で示したものと同一である。（第９図
では通常のサイリスタの特性との比較のために横
軸のスケールを変えてある。）このように第８図
のサイリスタ２１は、通常のPNPN素子がオンと
なるトリガ電圧（20V以上）より遥かに低いトリ
ガ電圧（NPNトランジスタ２２およびPNPトラ
ンジスタ２３のベース・エミツタ電圧ＶBEの和、
約1.5V）にてオンとなる。つまり第２図あるい
は第５図においては、通常のPNPN素子を用いる
より遥かに小さい負電圧パルスの入力に対しても
入力保護回路が働いて半導体装置を保護すること
ができるのである。
上記のようになる理由は、初めの電圧印加時に
は第８図に示される構成のサイリスタ２１は実質
的に、（PNPトランジスタ２３のベース・エミツ
タPN接合）−（抵抗R′）−（NPNトランジスタ２２
のベース・エミツタPN接合）の経路からなる２
個のダイオードと抵抗の直列接続として動作する
ためである。すなわち、第８図に示される構成の
サイリスタ２１をオンさせるには基本的に２つの
ダイオードのオン電圧（および抵抗R′における
電圧降下）の和だけの電圧を印加すればよい。そ
して一旦第８図に示される構成のサイリスタ２１
がオンとなると主にPNPNの構造の中を電流が流
れるようになり、通常のサイリスタのオン状態と
同等となる。これは、第９図に１の曲線の延長上
に破線で示されているような２個のダイオードの
直列接続の経路よりPNPN構造中の方がオン状態
における抵抗が小さくなるからである。
は第８図に示される構成のサイリスタ２１は実質
的に、（PNPトランジスタ２３のベース・エミツ
タPN接合）−（抵抗R′）−（NPNトランジスタ２２
のベース・エミツタPN接合）の経路からなる２
個のダイオードと抵抗の直列接続として動作する
ためである。すなわち、第８図に示される構成の
サイリスタ２１をオンさせるには基本的に２つの
ダイオードのオン電圧（および抵抗R′における
電圧降下）の和だけの電圧を印加すればよい。そ
して一旦第８図に示される構成のサイリスタ２１
がオンとなると主にPNPNの構造の中を電流が流
れるようになり、通常のサイリスタのオン状態と
同等となる。これは、第９図に１の曲線の延長上
に破線で示されているような２個のダイオードの
直列接続の経路よりPNPN構造中の方がオン状態
における抵抗が小さくなるからである。
以上のように本発明の半導体保護装置が備える
入力保護回路は通常のサイリスタを用いたものよ
り遥かに低い逆極性電圧の入力に対しても、保護
することができるものである。
入力保護回路は通常のサイリスタを用いたものよ
り遥かに低い逆極性電圧の入力に対しても、保護
することができるものである。
第１図は従来の静電破壊防止素子を含む半導体
装置を示す回路図、第２図は本発明に係る静電破
壊防止素子を含む半導体装置を示す回路図、第３
図はダイオード１１および素子２１の各電圧Ｖ−
電流Ｉ特性を示すグラフ、第４図は素子２１にお
ける容量分布を説明するための図、第５図は正静
電パルスにも対処した場合を示す回路図、第６図
は、参考として示す、第５図の構成による集積回
路パターン図、第７図は第６図の７−７断面図、
第８図は、第４図および第７図の構成の等価回
路、第９図は第８図に示される構成のサイリスタ
と通常のサイリスタとの動作特性の比較図であ
る。 図において、１２は入力パツド、１３は入力ト
ランジスタ、２１は静電破壊防止素子、２２は
NPNトランジスタ、２３はPNPトランジスタ、
５１はダイオード、ＲおよびR′は抵抗である。
装置を示す回路図、第２図は本発明に係る静電破
壊防止素子を含む半導体装置を示す回路図、第３
図はダイオード１１および素子２１の各電圧Ｖ−
電流Ｉ特性を示すグラフ、第４図は素子２１にお
ける容量分布を説明するための図、第５図は正静
電パルスにも対処した場合を示す回路図、第６図
は、参考として示す、第５図の構成による集積回
路パターン図、第７図は第６図の７−７断面図、
第８図は、第４図および第７図の構成の等価回
路、第９図は第８図に示される構成のサイリスタ
と通常のサイリスタとの動作特性の比較図であ
る。 図において、１２は入力パツド、１３は入力ト
ランジスタ、２１は静電破壊防止素子、２２は
NPNトランジスタ、２３はPNPトランジスタ、
５１はダイオード、ＲおよびR′は抵抗である。
Claims (1)
- １ 入力パツド１２と入力トランジスタ１３の間
の経路と所定電位ＶEEの電源との間に、NPNト
ランジスタ２２および該NPNトランジスタ２２
と対をなしてPNPN素子構造を採るPNPトランジ
スタ２３を有し、該NPNトランジスタ２２のベ
ース領域と、該PNPトランジスタ２３のベース領
域との間が抵抗R′を介して接続されてなる入力
保護回路２１を設けたことを特徴とする半導体装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16918179A JPS5696851A (en) | 1979-12-27 | 1979-12-27 | Static breakdown preventive element |
| DE8080304702T DE3065333D1 (en) | 1979-12-27 | 1980-12-23 | Circuitry for protecting a semiconductor device against static electricity |
| EP80304702A EP0032046B1 (en) | 1979-12-27 | 1980-12-23 | Circuitry for protecting a semiconductor device against static electricity |
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