WO2007013145A1

WO2007013145A1 - 半導体集積回路

Info

Publication number: WO2007013145A1
Application number: PCT/JP2005/013707
Authority: WO
Inventors: Masao Takahashi
Original assignee: Renesas Technology Corp.
Priority date: 2005-07-27
Filing date: 2005-07-27
Publication date: 2007-02-01
Also published as: JPWO2007013145A1

Abstract

　複数の電源系を備え各電源系はそれぞれ複数の電源端子と複数の電源ラインを有するようにされた半導体集積回路において、各電源系の複数の電源ライン間は双方向ダイオード対からなる２段の保護回路（１１ａ，１１ｂ；１２ａ，１２ｂ；１３ａ，１３ｂ）を介して接続する。また、各電源系の前記２段の保護回路間のラインの間には、並列形態のＭＯＳＦＥＴと直列ダイオードとからなる保護回路（１５ａ，１５ｂ）を介して接続し、少なくとも１つの信号端子に対応して設けられた保護素子（Ｄｄ２ｄ１）は該信号端子と前記２段の保護回路間のラインのいずれかとの間に接続するようにした。

Description

明細書

半導体集積回路

技術分野

[0001] 本発明は、半導体集積回路の静電破壊防止技術さらには 2以上の電源系を有する半導体集積回路に適用して有効な技術に関し、特にバイポーラトランジスタ回路と c

MOS回路が混載した半導体集積回路に利用して有効な技術に関する。

背景技術

[0002] 半導体集積回路においては、外部力もの静電気やサージ電圧から内部素子を保護するため、保護ダイオードなどを通して電源端子へ電流を流す内部回路を通らない放電経路を設けることにより静電破壊耐量向上させるようにした静電保護回路が設けられている。

[0003] 図 1〜図 9には、本発明に先立って本発明者が検討した静電保護回路が示されている。図 1の静電保護回路は、 Vccと Vddの 2種類の電源系とグランド系を備え、各電源系ごとに複数の電源端子が設けられた半導体集積回路に適用されたものである。図 1の半導体集積回路は、同一レベルの電源電圧 Vccが印加される 2つの電源端子 Vccl, Vcc2間がライン L1により接続され、該ライン L1上に双方向並列接続のダイオード対力なる 2つの保護回路 1 la, 1 lbが設けられて、る。

[0004] また、同一レベルの電源電圧 Vddが印加される 2つの電源端子 Vddl, Vdd2間がライン L2により接続され、該ライン L2上に双方向並列接続のダイオード対力なる 2 つの保護回路 12a, 12bが設けられている。さらに、接地電位 GNDが印加される 2つのグランド端子 Gndl, Gnd2間がグランドライン L3により接続され、該グランドライン L3上に双方向並列接続のダイオード対力もなる 2つの保護回路 13a, 13bが設けられている。

[0005] また、 Vcc系回路の信号端子 Slclには、電源端子 Vcclに向力つて順方向となるダイオード Dec 1とグランド端子 GND 1に向かって逆方向となるダイオード Dcg 1とからなる保護回路 14aが設けられている。 Vdd系回路の信号端子 Sldlには、電源端子 Vdd 1に向かって順方向となるダイオード Ddd 1とグランド端子 Gnd 1に向かって逆方向となるダイオード Ddglとからなる保護回路 14cが設けられている。同様にして、 Vcc系回路の信号端子 S2clには、ダイオード Dc2glと Dc2clとからなる保護回路 1 4bが設けられ、 Vdd系回路の信号端子 S2dlには、ダイオード Dd2glと Dd2dlとからなる保護回路 14dが設けられている。

[0006] さらに、ライン L1上の保護回路 11aと l ibとの接続ノード Nescと、ライン L2上の保護回路 12aと 12bとの接続ノード Nesdとの間には、異電源間保護回路 15aが設けられている。また、ライン L2上の保護回路 12aと 12bとの接続ノード Nesdと、ライン L3 上の保護回路 13aと 13bとの接続ノード Nesgとの間には、異電源間保護回路 15bが設けられている。

[0007] このうち、異電源間保護回路 15aは、ゲートとソースが抵抗 ROnlを介して結合された MOSFET (絶縁ゲート型電界効果トランジスタ） MnOlと、これと並列をなす 2個の直列ダイオード Ddcl, Ddc2とから構成されている。異電源間保護回路 15bは、ゲートとソースが抵抗 Rn2を介して結合された MOSFET Mn02から構成されて!、る。特許文献 1：特開平 11― 289053号公報

発明の開示

発明が解決しょうとする課題

[0008] 半導体集積回路の静電破壊耐量を評価する場合、各電源端子を基準にして信号端子に正の静電気が印加された場合と、負の静電気が印加された場合に、それぞれ内部素子を破壊することなく放電電流が流れた力否かの検証が行なわれる。図 2〜図 7には、図 1の保護回路を適用した半導体集積回路において、各電源端子 Gndl , Vccl, Vddlを基準にして信号端子 Slcl, Sldlに正の静電気が印加された場合と、負の静電気が印加された場合に、保護回路が正常に機能したときの放電電流の経路が示されている。

[0009] また、図 8には、図 1の保護回路を適用した半導体集積回路において、電源端子 V ddlを基準にして他の電源系（Vdd2)の信号端子 S2d2に正の静電気が印加された場合に、保護回路が正常に機能したときの放電電流の経路が示されている。しかしながら、本発明者が検証したところによると、内部回路と保護回路や電源端子の配置関係により基準となる電源端子力見た保護回路の配線インピーダンスが大きくなつたり、内部回路を構成する素子と保護素子の定数の関係によっては、想定された放電電流経路を通らずに、内部回路を通して放電電流が抜けてしまうことがある。図 9 にはそのような放電の例が示されている。このような放電により、内部回路を構成する素子が破壊に至る場合があることが明らかとなった。

[0010] また、従来の静電保護回路では、内部回路や保護回路のレイアウト設計により静電破壊耐量を高めるようにすると設計の自由度が制約されるため、設計に長い時間を要する。これとともに、試作後に静電破壊が検出された場合には、これを回避するためレイアウト設計をやり直す必要が生じ、 ICの開発期間が延びたりすると、う課題がある。

[0011] なお、本発明に関連する従来の静電保護回路に関する発明としては、例えば特許文献 1に記載の発明がある。この先願発明は、アナログ回路用の電源電圧端子とデジタル回路用の電源電圧端子との間に、双方向ダイオードからなる保護回路が設けられており、この点で本発明と類似する。しかしながら、特許文献 1の先願発明では、アナログ回路用の電源電圧とデジタル回路用の電源電圧とは、同一レベルの電圧である。従って、同一レベルの複数の電源電圧間に双方向ダイオードからなる保護回路を設けるとともに、異なるレベルの異電源電圧間にも保護回路を設けるようにした本願発明と上記先願発明とは、明らかに構成が異なる。

[0012] この発明の目的は、 2以上の電源系を有する半導体集積回路において、静電気やサージ電圧による内部素子の破壊を有効に防止することができる静電破壊防止技術を提供することにある。

この発明の他の目的は、レイアウト設計の自由度を制約したり内部回路や保護回路のレイアウト設計期間を延ばしたりすることなぐ静電破壊耐量を高めることができる半導体集積回路技術を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

課題を解決するための手段

[0013] 本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。すなわち、複数の電源系を備え各電源系はそれぞれ複数の電源端子と複数の電源ラインを有するようにされた半導体集積回路において、各電源系の複数の電源ライン間は双方向ダイオード対カゝらなる 2段の保護回路を介して接続する。また、各電源系の前記 2段の保護回路間のラインの間は、並列形態の MOSFETと直列ダイォードとからなる保護回路を介して接続し、少なくとも 1つの信号端子に対応して設けられた保護素子は該信号端子と前記 2段の保護回路間のラインのいずれかとの間に接続するようにした。

[0014] 一般に、信号端子に対応して設けられた保護素子は該信号端子と電源端子に直接接続されている電源ラインとの間に接続されるため、内部回路や電源ラインの配線レイアウトによっては保護素子から見た電源ラインのインピーダンスが高くなることがあり、信号端子に印加された静電気を逃がす放電経路が内部回路を通るおそれがある。

[0015] これに対し、上記した手段によれば、保護素子が信号端子と 2段の保護回路間のラインのいずれかとの間に接続されることにより、保護素子力も見た電源ラインのインピ一ダンスを低くすることができ、それによつて静電気を逃がす放電経路が内部回路を通るのを回避して、静電破壊耐量を高めることができる。また、保護素子の信号端子接続側端子と反対側の端子を電源端子に直接接続されている電源ラインカゝら 2段の保護回路間のラインのいずれかに代える設計変更は、内部回路や電源ラインのレイアウトを代える設計変更に比べると短時間に行なうことができる。それによつて、半導体集積回路の開発期間を短縮することができるようになる。

発明の効果

[0016] 本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、本発明に従うと、レイアウト設計の自由度を制約したり内部回路や保護回路のレイアウト設計期間を延ばしたりすることなぐ静電破壊耐量を高めることができる半導体集積回路を実現することができる。

図面の簡単な説明

[0017] [図 1]図 1は、本発明に先立って検討した静電保護回路を示す回路構成図である。 [図 2]図 2は、本発明に先立って検討した静電保護回路において、電源端子 Gndlを基準にして信号端子 Sldlに正の静電気が印加された場合に、保護回路が正常に機能したときの放電電流の経路を示す回路説明図である。

[図 3]図 3は、本発明に先立って検討した静電保護回路において、電源端子 Gndlを基準にして信号端子 Sldlに負の静電気が印加された場合に、保護回路が正常に機能したときの放電電流の経路を示す回路説明図である。

[図 4]図 4は、本発明に先立って検討した静電保護回路において、電源端子 Vddlを基準にして信号端子 Sldlに正の静電気が印加された場合に、保護回路が正常に機能したときの放電電流の経路を示す回路説明図である。

[図 5]図 5は、本発明に先立って検討した静電保護回路において、電源端子 Vddlを基準にして信号端子 Sldlに負の静電気が印加された場合に、保護回路が正常に機能したときの放電電流の経路を示す回路説明図である。

[図 6]図 6は、本発明に先立って検討した静電保護回路において、電源端子 Vcclを基準にして信号端子 Sldlに正の静電気が印加された場合に、保護回路が正常に機能したときの放電電流の経路を示す回路説明図である。

[図 7]図 7は、本発明に先立って検討した静電保護回路において、電源端子 Vcclを基準にして信号端子 Sldlに負の静電気が印加された場合に、保護回路が正常に機能したときの放電電流の経路を示す回路説明図である。

[図 8]図 8は、本発明に先立って検討した静電保護回路において、電源端子 Vddlを基準にして信号端子 S2dlに正の静電気が印加された場合に、保護回路が正常に機能したときの放電電流の経路を示す回路説明図である。

[図 9]図 9は、本発明に先立って検討した静電保護回路において、電源端子 Vddlを基準にして信号端子 S2dlに正の静電気が印加された場合に、保護回路が正常に機能せず内部回路を通る放電経路が形成された様子を示す回路説明図である。

[図 10]図 10は、本発明に先立って検討した静電保護回路を備えた半導体集積回路において、電源端子 Vdd3を基準にして信号端子 S2d3に正の静電気が印加された場合に想定される放電経路を示す回路説明図である。

[図 11]図 11は、本発明に係る静電保護回路の一実施例と、電源端子 Vddlを基準にして信号端子 S2dlに正の静電気が印加された場合の放電経路を示す回路説明図である。

[図 12]図 12は、第 1の実施例の静電保護回路の変形例と、該変形例において電源端子 Vddlを基準にして信号端子 S2dlに正の静電気が印加された場合の放電経路を示す回路説明図である。

圆 13]図 13は、図 11の実施例の静電保護回路を備えた半導体集積回路と、該半導体集積回路において電源端子 Vdd3を基準にして信号端子 S2d3に正の静電気が印加された場合に想定される放電経路を示す回路説明図である。

[図 14]図 14は、第 2の実施例に係る静電保護回路の構成と、それを適用した半導体集積回路において電源端子 Vdd3を基準にして信号端子 S2d3に正の静電気が印加された場合に想定される放電経路を示す回路説明図である。

[図 15]図 15は、実施例の静電保護回路を構成する保護ダイオードの構造の具体例を示す断面図である。

[図 16]図 16は、実施例の異電源間保護回路を構成する保護用 MOSFETの構造の具体例を示す断面図である。

[図 17]図 17は、本発明を適用して好適な半導体集積回路の一例として、 DVD装置に使用され光ピックアップ力の信号を処理するアナログフロントエンド LSIの構成例を示すブロック図である。

符号の説明

11a, l ib 同一レベルの第 1の電源端子間の保護回路

12a, 12b 同一レベルの第 2の電源端子間の保護回路

13a, 13b 複数のグランド端子間の保護回路

14a〜14d 信号端子に設けられる保護回路

15a, 15b 異電源ライン間の保護回路

21a, 21b Vcc系内部回路

22a, 22b Vdd系内咅回路

100 半導体基板

111 N型埋め込み分離領域 112 横方向分離領域

120 島領域 (ダイオード形成領域）

121 アノード領域

122 力ソード領域

130 ゲート電極

141, 142 N型ソース'ドレイン領域

150 ゲート'ソース間抵抗となる低濃度 N型領域

発明を実施するための最良の形態

[0019] 以下、本発明の好適な実施例を図面に基づいて説明する。

図 11には、本発明に係る静電保護回路を適用した半導体集積回路が示されて!/ヽる。特に制限されるものでないが、図 11の半導体集積回路は、 Vccと Vddの 2種類の電源系とグランド系（GND)を備えるとともに、各電源系ごとに複数の電源端子が設けられている。図 11には、これら複数の電源端子のうち各電源系ごとに 2個の端子が示されている。すなわち、 Vccl, Vcc2は Vcc電源系の電源端子、 Vddl, Vdd2は V dd電源系の電源端子、 Gndl, Gnd2はグランド系の基準電源端子である。さらに、グランド系を安定させるため、共通グランド端子 CGndと共通グランドライン CGLが設けられている。

[0020] この実施例では、電源電圧 Vccは Vddよりも高!、レベルの電圧 (Vcc > Vdd)である。このように、 2種類の電源系が設けられているのは、高い電圧で動作するノィポーラトランジスタ回路と、低い電圧で動作する CMOS回路とが設けられているためである。半導体集積回路がバイポーラトランジスタ回路と CMOS回路とが混在した回路として構成されている場合、 Vccは例えば 5V、 Vddは 3. 3Vのような電位が選択される。図 11において、 21a, 21bはバイポーラトランジスタ回路からなる内部回路、 22a, 22 bは CMOS回路力もなる内部回路である。尚、 22a、 22bはバイポーラトランジスタ及び CMOSが混在した回路であってもよい。又 21a、 21b、 22a、 22bはそれぞれグランド系の基準電源も供給される。

[0021] この実施例の半導体集積回路では、同一レベルの電源電圧 Vccが印加される 2つの電源端子 Vccl, Vcc2間はライン L1により接続され、該ライン L1上に双方向並列接続のダイオード対力なる 2つの保護回路 1 la, 1 lbが設けられて、る。

[0022] また、同一レベルの電源電圧 Vddが印加される 2つの電源端子 Vddl, Vdd2間はライン L2により接続され、該電源ライン L2上に双方向並列接続のダイオード対からなる 2つの保護回路 12a, 12bが設けられている。さらに、接地電位 GNDが印加される 2つのグランド端子 Gndl, Gnd2間がライン L3により接続され、該ライン L3上に双方向並列接続のダイオード対力もなる 2つの保護回路 13a, 13bが設けられている。

[0023] さらに、 Vcc系回路の信号端子 Slclには、ライン L1に向力つて順方向となるダイオード Dec 1とグランド端子 Gndlに向カゝつて逆方向となるダイオード Dcg 1とからなる保護回路 14aが設けられている。信号端子 S2clには、ライン L1に向力て順方向となるダイオード Dc2c 1とグランド端子 Gnd2に向力つて逆方向となるダイオード Dc2g 1とからなる保護回路 14bが設けられている。

[0024] Vdd系回路の信号端子 Sldlには、ライン L2に向かって順方向となるダイオード D ddlとグランド端子 Gndlに向力つて逆方向となるダイオード Ddglとからなる保護回路 14cが設けられている。信号端子 S2dlには、ライン L2に向力つて順方向となるダィオード Dd2g 1とグランド端子 Gnd2に向力つて逆方向となるダイオード Dd2dlとからなる保護回路 14dが設けられている。

[0025] さらに、ライン L1上の保護回路 11aと l ibとの接続ノード Nescと、イン L2上の保護回路 12aと 12bとの接続ノード Nesdとの間には、異電源間保護回路 15aが設けられている。また、ライン L2上の保護回路 12aと 12bとの接続ノード Nesdと、ライン L3上の保護回路 13aと 13bとの接続ノード Nesgとの間には、異電源間保護回路 15bが設けられている。

[0026] このうち、異電源間保護回路 15aは、ゲートとソースが抵抗 ROnlを介して結合された MOSFET MnOlと 2個の直列のダイオード Ddcl, Ddc2とから構成されている。異電源間保護回路 15bは、ゲートとソースが抵抗 R0n2を介して結合された MOSFE T Mn02から構成されている。

[0027] 本発明に先立って検討した静電保護回路を示す図 1と比較すると分力るように、本実施例の静電保護回路と図 1の静電保護回路との差異は、保護回路 14a, 14bを構成するダイオード Dccl, Dc2clの力ソード端子力電源端子 Vccl, Vcc2ではなく、保護回路 11aと l ib間の電源ライン LIに接続されている点にある。また、同様に、保護回路 14c, 14dを構成するダイオード Dddl, D2dlの力ソード端子が、電源端子 Vddl, Vdd2ではなぐ保護回路 12cと 12d間のライン L2に接続されている。

[0028] 前述したように、図 1の回路では、電源端子 Vddlを基準にして他の電源系（Vdd2 )の信号端子 S2dlに正の静電気が印加された場合に、図 9のように、本来の放電経路を通らずに内部回路を通して放電電流が抜けてしまうことがある。これに対し、図 1 1の回路では、太線 Aで示すように、内部回路を通らずにライン L2を含む放電経路を通して放電電流が流れるようになる。この実施例の放電経路のインピーダンスは、図 9において信号端子 S2dlから電源端子 Vdd2までの放電経路や内部回路を通る放電経路のインピーダンスよりも低くなる場合がある。そのため、本実施例を適用することにより、 ί列えば、図 12のように Vddl系の内咅回路 22aと Vdd2系の内咅回路 22b力 S 近接して配置されていたとしても、本来の放電経路を通して放電がなされて、内部回路を構成する素子が静電破壊されるのを回避することができる。

[0029] なお、異電源間保護回路 15aと 15bに含まれるゲートとソースが抵抗 ROnlを介して結合された MOSFETは、通常はチャネルに全く電流が流れないが、図 5や図 7のように、電源端子 Vcclまたは Vddlを基準にして信号端子 Sldlに負の静電気が印加された場合に、パンチスルー効果で電流が流れる。これにより、内部回路を通さずに放電電流を流すことができる。

[0030] この実施例においては、異電源間保護回路 15aと 15bのうち、 15aにのみ直列のダィオード Ddc 1, Ddc2が MOSFETと並列に設けられている。これは、電源端子 Vcc 1を基準にして信号端子 Sldlに正の静電気が印加された場合に、信号端子 Sldl 力も保護素子 Dddl,ライン L2,異電源間保護回路 15aのダイオード Ddc2, Ddcl、ライン L1、保護素子 Dec 1を介して電源端子 Vcc 1に流れる放電電流を流すため Ddc 1 , Ddc2がある方が望ましい一方、電源端子 Vddlを基準にして信号端子 Sldlに正の静電気が印加された場合には、信号端子 Sldlから保護素子 Dddl,ライン L2,保護素子 Dedlを介して電源端子 Vddlに流れるような放電経路を通るので異電源間保護回路 15bを通らない放電経路があるからである。又ライン L3から L2に流れるような放電経路が仮にできたとしても、 CMOSで構成される Vdd系内部回路を構成する際に、 NMOSの Pwellが GND系電源ラインから GNDに、 PMOSの Nwellが Vdd系電源ライン力も Vddにバイアスされるため、 L3から L2に流れる方向が順方向である 1 段のダイオードが大量に形成される。例えばこの面積はチップ全体の 10%近くを占めるため、あえて異電源間保護回路 15bに並列にダイオードを設ける必要はない。異電源間保護回路 15aにダイオード 1つだけでなく 2個直列に設けられているのは、ダイオード 1つだけでは逆方向耐圧が小さぐ図 7のような放電経路で電流が流れようとしたときにダイオードが破壊されてしまうおそれがあるためである。

[0031] 図 13には、図 11の実施例を適用した半導体集積回路全体のレイアウトの一例が示されている。図 13において図 11と同一の回路や素子には、同一の符号を付して重複した説明は省略する。

[0032] 図 13の半導体集積回路においては、チップの各辺に沿って、内部回路に電源電圧 Vccを給電する Vcc系電源ライン同士を 2つの双方向ダイオードを介して接続するためのライン L1と、内部回路に電源電圧 Vddを給電する Vdd系電源ライン同士を 2 つの双方向ダイオードを介して接続するためのライン L2とが、それぞれ環状 (ループ )をなすように配置されている。そして、ライン L1と L2との間に異電源間保護回路 15 aが設けられ、ライン L2と接地点 (グランドライン)との間に異電源間保護回路 15bが設けられている。なお、図 13では、ライン L3, CGL (GND)の図示が省略されている 1S ライン LI (Vcc)や L2 (Vdd)と同様に環状をなすように配置されて！、る。

[0033] 比較のため、図 1の検討技術を適用した半導体集積回路全体のレイアウトの一例を図 10に示す。さら〖こ、図 10および図 13には、電源端子 Vdd3を基準にして信号端子 S2d3に正の静電気が印加された場合に、設計段階で想定される放電経路が太線で示されている。

[0034] 図 1の検討技術を適用した半導体集積回路では、図 10のように、想定される放電経路が力なり迂回した冗長な経路となっている。そのため、想定放電経路のインピーダンスが高くなつて、内部回路を通して放電経路が生成されるおそれがある。これに対し、図 11の実施例を適用した図 13の半導体集積回路では、図 13に太線で示されているように、想定される放電経路が力なり短くなつている。そのため、想定放電経路のインピーダンスは低くなつて、内部回路を通して放電経路が生成されるおそれは少なく静電破壊耐量が向上される。

[0035] 図 14には、本発明を適用した半導体集積回路の他の実施例の全体レイアウトが示されている。

図 14において図 13と同一の回路や素子には、同一の符号を付して重複した説明は省略する。図 14と図 13の差異は、次の点にある。図 13では Vdd系内部回路用の信号端子 Sldl, Sld2, Sld3…… S4dl, S4dl, S4d2, S4d3の保護回路 14a〜 14eの一方の保護ダイオードの力ソードがすべてライン L2 (Vdd)に接続されて!、る。これに対し、図 14では信号端子 S2d3の保護回路 14eの保護ダイオード Dd2d3のみ力ソードがライン L2 (Vdd)に接続され、他の保護ダイオードの力ソードは電源端子 V dd2に直結の給電ライン Lvdに接続されて、る。

[0036] この実施例のように、 Vdd系内部回路用の信号端子の保護回路 14の保護ダイォ一ドのカソードを、放電経路のインピーダンスに応じて Vdd給電電源ライン Lvdに接続するものと、保護回路間のライン L2に接続するものとに分けることで、すべての信号端子の静電破壊耐量を向上させることができる場合もある。尚、作られる製品の特性に合わせて Vcc系内部回路用信号端子の保護回路の一方の保護ダイオードの力ソードがライン L1に接続されるのカゝ、電源端子 Vccの直結の給電ラインに接続されるのかは変更されてよぐ Vdd系内部回路用信号端子の保護回路の一方の保護ダイオードの力ソードがライン L2に接続されるのカゝ、電源端子 Vddの直結の給電ラインに接続されるのかは変更されてよ、。

[0037] 以上説明したように、上記実施例においては、保護素子が信号端子と 2段の保護回路間のラインのいずれ力との間に接続されることにより、保護素子から見た電源ラインのインピーダンスを低くすることができ、それによつて静電気を逃がす放電経路が内部回路を通るのを回避して、静電破壊耐量を高めることができる。

[0038] また、保護素子の信号端子接続側端子と反対側の端子を電源端子に直接接続されて、る電源ラインから 2段の保護回路間のラインの、ずれかに代える設計変更は、内部回路や電源ラインのレイアウトを代える設計変更に比べると短時間に行なうことができる。それによつて、半導体集積回路の開発期間を短縮することができるようになる。言い換えると、レイアウト設計の自由度を制約したり内部回路や保護回路のレイアウト設計期間を延ばしたりすることなぐ静電破壊耐量を高めることができる半導体集積回路を実現することができるという効果がある。

[0039] 図 15には、前記実施例の保護回路 11a, l ib, 12a, 12b, 13a, 13b, 15aを構成する保護ダイオードの構造の具体例が示されてヽる。

この実施例の保護ダイオードは、 P型単結晶シリコンのような半導体基板 100内に形成された N型埋め込み分離領域 111と、該分離領域 111に達するように枠状に形成された横方向分離領域 112とにより囲まれた島領域 120内に形成されている。この島領域 120は、半導体基板 100の上にェピタキシャル成長された層（以下、ェピ層 E piと称する） 110により構成され、横方向分離領域 112は図示しない CMOS回路の Nチャネル MOSFETが形成される P型ゥエル領域の形成工程と同一の工程で同時に形成されることで、表面側は P型領域 P— WELLとされてヽる。

[0040] 島領域 120の表面に、保護ダイオードのアノード領域となる P型領域 121と、カソード領域となる N型領域 122が若干の距離をおいて形成されている。力ソード領域となる N型領域 122は、図示しない CMOS回路の Nチャネル MOSFETソース'ドレイン領域となる N型領域よりも深くなるように形成されている。これにより、電流密度が小さくされて、放電電流が流れたときに素子が劣化したり破壊されたりするのが防止されるようになっている。

[0041] P型領域 P— WELLの下側には P型埋め込み分離領域 113が形成されている。横方向分離領域 112の外側も P型ゥエル領域の形成工程と同一の工程で同時に形成される P型領域 P— WELLとされている。横方向分離領域 112自身は、図示しない C MOS回路の Pチャネル MOSFETが形成される N型ゥヱル領域の形成工程と同一の工程で同時に形成されることで、 N型領域 N— WELLとされている。

[0042] また、横方向分離領域 112の N型ゥエル領域と埋め込み分離領域 111との間には、図示しない縦型バイポーラトランジスタの埋め込みコレクタ領域の形成工程と同一の工程で同時に形成されることで、 N型領域 NBLとされている。本実施例の保護ダイオードは、横方向分離領域 112にアノード領域となる P型領域 121と同一の電位が印カロされるように、配線となる導電層が形成されている。この横方向分離領域 112はの電位 N型埋め込み分離領域 111に伝達され、 P型基板 100との間が逆バイアスの状態にされる。

[0043] 図 15に示すような構造のダイオードによれば、アノード領域としての P型領域 121と N型埋め込み分離領域 111が常に同一の電位にされている。そのため、ダイオード形成領域としての P型領域 120と N型埋め込み分離領域 111と P型基板 100との間に寄生 PNPバイポーラトランジスタが存在して、ても、それがオンされることがな、ので、不所望なリーク電流が流れたり、ラッチアップを起こしたりすることがないという利点がある。

[0044] 図 16には、前記の実施例の保護回路 15a, 15bを構成するゲート'ソース結合の保護用 MOSFETの構造の一実施例が示されて、る。

この実施例の保護用 MOSFETは、半導体基板上のェピ層 110の表面にゲート絶縁膜を介してゲート電極 130が形成され、該ゲート電極 130の両側のェピ層表面に、比較的深い N型ソース'ドレイン領域 141, 142が形成されている。この N型領域 141 , 142は、例えば図示しない一般的な縦型バイポーラトランジスタのコレクタ引き出し口となる N型領域と同一の工程で形成されることで製造プロセスが簡略ィ匕されている。これとともに、この N型領域 141, 142は、図示しない CMOS回路を構成する通常の MOSFETのソース'ドレイン領域よりも深くされることで、放電電流が流される際の電流密度が小さくされて素子の劣化が防止されるようになっている。

[0045] なお、図 16において、 150は保護用 MOSFETのゲート'ソース間抵抗となる低濃度 N型領域、 151, 152はこの N型領域 150の両端に形成される電極とのコンタクト領域としての高濃度の N型領域である。低濃度 N型領域 150は図示しないバイポーラトランジスタのベース拡散領域と同一の工程で、また高濃度の N型領域 151, 152 は図示しな!、バイポーラトランジスタのェミッタ領域と同一の工程で形成することによつて、製造プロセスが簡略ィ匕されている。

[0046] 保護用 MOSFETの N型ソース'ドレイン領域 141, 142は、バイポーラトランジスタのコレクタ引き出し口となる N型領域と同一の工程でなくてもよい。ただし、その場合にも、 N型ソース'ドレイン領域 141, 142を図 15の保護ダイオードの力ソード領域としての N型領域 122と同一の工程で形成することができ、それによつて製造プロセスの工程数増加を抑えることができる。 [0047] 図 17には、本発明を適用して好適な半導体集積回路の一例として、光ピックアップ力の信号を処理するアナログフロントエンド LSIとそれを用いた DVD装置の構成例が示されている。

[0048] アナログフロントエンド LSI200は、光ピックアップの光電変換回路から入力される信号を LSI内部の回路に適したレベルの信号に変換するレベルシフト回路などを有するインタフェース回路 210を備える。また、アナログフロントエンド LSIは、ピックアツプカも入力される高周波の信号の包絡線を検出するなどの処理を行なう RF系回路 2 20、記録位置 (アドレス）を検出するためゥォッブル (うねり）の抽出や ID領域などを検出する第 1検出回路 230、 MIRRや Defect (欠陥）などを検出する第 2検出回路 240 を備える。さらに、アナログフロントエンド LSIは、フォーカス方向やトラッキング方向等の位置合せのためにピックアップ力もの信号を処理するサーボ系回路 250、記録品質を検証するための信号抽出を行う OPC回路 260、発光素子の出力を制御する自動パワー制御回路 270、上位の制御用 LSI300からの設定値を保持するレジスタ 28 0を備える。

[0049] 上記回路ブロックのうち例えばインタフェース回路 210の前段部には Vcc電源と Vd d電源で動作するレベルシフト回路が設けられている。また、 RF系回路 220やサーボ系回路 250、自動パワー制御回路 270のアンプなどには、 Vcc電源で動作するバイポーラトランジスタ力もなるアナログ回路が使用されることがある。一方、消費電力低減等の観点力もレジスタ 280などは CMOS回路力もなるデジタル回路で構成されるのが望ましい。力かるアナログ ·デジタル混載のアナログフロントエンド LSI200は、 2 電源で動作するように構成すると有効な半導体集積回路であり、これに前記実施例の静電保護回路を適用すると望ましい結果が得られる。

[0050] 光ピックアップ 400は、光ディスクに対してレーザー光を照射する発光素子を駆動する LDドライバ 410や発光素子の光量を一定にするために発光強度を検出するフロントモ-タ検出器 420を備える。また、光ピックアップ 400は、光ディスクからの反射光を電気信号に変換し増幅する光電変換用 IC430、フォーカス方向やトラッキング方向等の位置合せをするァクチユエータ 440などを備える。

[0051] 制御用 LSI300は、アナログフロントエンド LSI200からの信号を AD変換する AD 変換回路 310、プログラムに従ってサーボ制御信号の生成などの処理を行なう中央処理ユニット (CPU) 320を備える。また、制御用 LSI300は、データの復号、符号ィ匕 (圧縮)、エラー訂正、デコード (伸長)などを行なう機能も備えている。尚、制御用 LS 1300及びアナログフロントエンド LSI200は一つの半導体基板上に形成されてもよく、一つのパッケージに実装された SIP (System In Package)とした ICとされてもよい。

[0052] 以上本発明者によってなされた発明を実施例に基づき具体的に説明した力本発明は上記実施例に限定されるものではなぐその要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施例では、 Vccと Vddの 2種類の電源系を有する半導体集積回路に適用したものを説明したが、 3種類の電源系を有する半導体集積回路に適用することが可能である。

産業上の利用可能性

[0053] 以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるバイポーラトランジスタ回路と CMOS回路が混載したいわゆる BiCMOS 半導体集積回路に適用したものを説明した。本発明は、それ限定されるものでなぐ CMOS回路のみ力なる半導体集積回路など 2以上の電源系を備えた半導体集積回路一般に利用することができる。

Claims

請求の範囲

[1] 外部より第 1電源系の電源電圧が印加される第 1電源端子と、前記第 1電源系の電源電圧を内部回路に供給する第 1電源ラインと、外部より前記第 1電源系の電源電圧よりも低いレベルの第 2電源系の電源電圧が印加される第 2電源端子と、前記第 2 電源系の電源電圧を内部回路に供給する第 2電源ラインと、外部より前記第 2電源系の電源電圧よりも低いレベルの基準電源電圧が印加されるグランド系の電源端子と、該グランド系の電源端子に印加された基準電源電圧を前記内部回路に供給するグランド系の電源ラインと、複数の信号端子と、を備えた半導体集積回路であって、前記第 2電源系は複数の第 2電源端子と複数の第 2電源ラインとを備え、前記複数の第 2電源ライン同士は並列形態の双方向ダイオード対を含む 2個の第 1保護回路と該第 1保護回路間を接続する中間ラインを介して接続され、

前記中間ラインと前記第 1電源ラインとは第 2保護回路を介して接続され、前記中間ラインと前記グランド系の電源ラインとは第 3保護回路を介して接続され、前記複数の信号端子には、対応する信号端子と前記中間ラインとの間に接続された第 1の保護素子と、対応する信号端子と前記グランド系の電源ラインとの間に接続された第 2の保護素子とを含む第 4保護回路が設けられている半導体集積回路。

[2] 前記第 2保護回路は、前記電源ラインに接続されたソースもしくはドレイン端子とゲート端子とが接続され、前記第 1電源ラインにドレインもしくはソース端子が接続された絶縁ゲート型電界効果トランジスタと、該トランジスタと並列に設けられ前記第 1電源系の電源電圧に向かって順方向となる 2個の直列形態のダイオードとからなる請求項 1に記載の半導体集積回路。

[3] 前記第 3保護回路は、前記グランド系の電源ラインに接続されたソースもしくはドレイン端子とゲート端子とが接続され、前記中間ラインにドレインもしくはソース端子が接続された第 2の絶縁ゲート型電界効果トランジスタ力なる請求項 2に記載の半導体集積回路。

[4] 前記絶縁ゲート型電界効果トランジスタおよび前記第 2の絶縁ゲート型電界効果トランジスタは、前記ソースもしくはドレイン端子と前記ゲート端子とが抵抗を介して接続されている請求項 3に記載の半導体集積回路。

[5] 前記第 4保護回路の前記第 1の保護素子は前記信号端子から前記中間ラインに向力つて順方向となるように接続されたダイオードであり、前記第 2の保護素子は前記グランド系の電源ライン力も前記信号端子に向力つて順方向となるように接続されたダイオードである請求項 1に記載の半導体集積回路。

[6] 前記中間ラインはループ状に設けられている請求項 1に記載の半導体集積回路。

[7] 前記第 1電源端子に印加された電源電圧により動作する第 1電源系の第 1内部回路と、前記第 2電源端子に印加された電源電圧により動作する第 2電源系の第 2内部回路とを備え、前記第 1内部回路と第 2内部回路には前記グランド系の電源ラインから前記基準電源電圧が供給される請求項 1に記載の半導体集積回路。

[8] 前記第 1内部回路はアナログ回路であり、第 2内部回路はデジタル回路である請求項 7に記載の半導体集積回路。

[9] 前記第 1内部回路はバイポーラトランジスタにより構成された回路であり、第 2内部回路は絶縁ゲート型電界効果トランジスタにより構成された回路である請求項 7に記載の半導体集積回路。

[10] 前記半導体集積回路は光ディスク装置を構成するアナログフロントエンド用半導体集積回路であり、前記複数の信号端子のいずれかに光ピックアップ力供給される信号が入力される請求項 1に記載の半導体集積回路。

[11] 外部より第 1電源系の電源電圧が印加される第 1電源端子と、前記第 1電源系の電源電圧を内部回路に供給する第 1電源ラインと、外部より前記第 1電源系の電源電圧よりも低いレベルの第 2電源系の電源電圧が印加される第 2電源端子と、前記第 2 電源系の電源電圧を内部回路に供給する第 2電源ラインと、外部より前記第 2電源系の電源電圧よりも低いレベルの基準電源電圧が印加されるグランド系の電源端子と、該グランド系の電源端子に印加された基準電源電圧を前記内部回路に供給するグランド系の電源ラインと、複数の信号端子と、を備えた半導体集積回路であって、前記第 1電源系は複数の第 1電源端子と複数の第 1電源ラインとを備え、前記複数の第 1電源ライン同士は並列形態の双方向ダイオード対を含む 2個の第 1保護回路と該第 1保護回路間を接続する第 1中間ラインを介して接続され、

前記第 2電源系は複数の第 2電源端子と複数の第 2電源ラインとを備え、前記複数の第 2電源ライン同士は並列形態の双方向ダイオード対を含む 2個の第 1保護回路と該第 1保護回路間を接続する第 2中間ラインを介して接続され、

前記グランド系は複数のグランド端子と複数のグランドラインとを備え、前記複数のグランドライン同士は並列形態の双方向ダイオード対を含む 2個の第 1保護回路と該第 1保護回路間を接続する第 3中間ラインを介して接続され、

前記第 1中間ラインと前記第 2中間ラインとは第 2保護回路を介して接続され、前記第 2中間ラインと前記第 3中間ラインとは第 3保護回路を介して接続され、前記複数の信号端子には、対応する信号端子と前記第 1又は第 2中間ラインとの間に接続された第 1の保護素子と、対応する信号端子と前記グランドラインのいずれかとの間に接続された第 2の保護素子とを含む第 4保護回路が設けられている半導体集積回路。

[12] 前記第 2保護回路は、前記第 2中間ラインに接続されたソースもしくはドレイン端子とゲート端子とが接続され、前記第 1電源ラインにドレインもしくはソース端子が接続された絶縁ゲート型電界効果トランジスタと、該トランジスタと並列に設けられ前記第 1 電源系の電源電圧に向かって順方向となる 2個の直列形態のダイオードとからなる請求項 11に記載の半導体集積回路。

[13] 前記第 3保護回路は、前記第 3中間ラインに接続されたソースもしくはドレイン端子とゲート端子とが接続され、前記第 2中間ラインにドレインもしくはソース端子が接続された第 2の絶縁ゲート型電界効果トランジスタ力もなる請求項 12に記載の半導体集積回路。

[14] 前記絶縁ゲート型電界効果トランジスタおよび前記第 2の絶縁ゲート型電界効果トランジスタは、前記ソースもしくはドレイン端子と前記ゲート端子とが抵抗を介して接続されている請求項 13に記載の半導体集積回路。

[15] 前記第 4保護回路の前記第 1の保護素子は前記信号端子から前記第 1又は第 2中間ラインに向力つて順方向となるように接続されたダイオードであり、前記第 2の保護素子は前記いずれかのグランドラインカも前記信号端子に向力つて順方向となるように接続されたダイオードである請求項 11に記載の半導体集積回路。

[16] 前記中間ラインはループ状に設けられて!/、る請求項 11に記載の半導体集積回路

[17] 前記第 1電源端子に印加された電源電圧により動作する第 1電源系の第 1内部回路と、前記第 2電源端子に印加された電源電圧により動作する第 2電源系の第 2内部回路とを備え、前記第 1内部回路と第 2内部回路には前記グランドラインカ前記基準電源電圧が供給され、前記第 1内部回路に信号を供給する前記信号端子の前記第 1の保護素子は前記信号端子力前記第 1電源ラインに向力つて順方向となるように接続されたダイオードであり、前記第 2の保護素子は前記いずれかのグランドラインカも前記信号端子に向力つて順方向となるように接続されたダイオードであり、前記第 2内部回路に信号を供給する前記信号端子の前記第 1の保護素子は前記信号端子力も前記第 2電源ラインに向力つて順方向となるように接続されたダイオードであり、前記第 2の保護素子は前記いずれかのグランドラインカ前記信号端子に向かつて順方向となるように接続されたダイオードである請求項 11に記載の半導体集積回路。

[18] 前記第 1内部回路はアナログ回路であり、第 2内部回路はデジタル回路である請求項 17に記載の半導体集積回路。

[19] 前記第 1内部回路はバイポーラトランジスタにより構成された回路であり、第 2内部回路は絶縁ゲート型電界効果トランジスタにより構成された回路である請求項 17に記載の半導体集積回路。

[20] 前記半導体集積回路は光ディスク装置を構成するアナログフロントエンド用半導体集積回路であり、前記複数の信号端子のいずれかに光ピックアップ力供給される信号が入力される請求項 11に記載の半導体集積回路。

[21] 更に外部力信号が入力される信号ピンを有し、前記信号ピンと前記第 1電源ライン又は第 2電源ラインとの間に接続された第 3の保護素子と、前記信号ピンと前記グランドラインのいずれかとの間に接続された第 4の保護素子とを含む第 4保護回路が設けられて、る請求項 11に記載の半導体集積回路。