JPS5961161A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5961161A JPS5961161A JP57171268A JP17126882A JPS5961161A JP S5961161 A JPS5961161 A JP S5961161A JP 57171268 A JP57171268 A JP 57171268A JP 17126882 A JP17126882 A JP 17126882A JP S5961161 A JPS5961161 A JP S5961161A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- input terminal
- external input
- transistor
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は半導体装置に係り５特に静電気による集積回路
の破壊を防止するための半導体装置の保護回路に関する
。
の破壊を防止するための半導体装置の保護回路に関する
。
（２） 技術の背景
近時、集積回路によって種々の動作を行う回路が半導体
装置を用いて形成されているが、特に絶縁ゲート電界効
果トランジスタ（ＭＯＳ）等ではその入力ゲートには絶
縁物が入っているが耐圧を越えて一度電流が流れると破
壊に至る。人間の身体や衣服に帯電している静電気は数
千■に達することもあり、半導体装置を破壊するように
なる。
装置を用いて形成されているが、特に絶縁ゲート電界効
果トランジスタ（ＭＯＳ）等ではその入力ゲートには絶
縁物が入っているが耐圧を越えて一度電流が流れると破
壊に至る。人間の身体や衣服に帯電している静電気は数
千■に達することもあり、半導体装置を破壊するように
なる。
このように、１つの半導体装置が破壊しても何千、何万
の半導体素子より構成する集積回路やＬＳＩの回路が機
能しなくなることになる。
の半導体素子より構成する集積回路やＬＳＩの回路が機
能しなくなることになる。
（３） 従来技術と問題点
第１図は従来の静電気による集積回路の破壊を防止する
ための保護回路であり、第２図は第１図の保護回路の半
導体装置部分の側断面図、第３図は第１図の保護回路の
他の側断面図であり、第１図において、外部入力端子１
は集積回路（ＩＣ）また、ＬＳＩ等の静電気破壊から保
護されるべき内部回路４に接続され、ＮＰＮ）ランジス
クのコレクタとツェナーダイオード２或いは多′イオー
ドの直列回路２ａが外部入力端子１と内部回路４間のラ
インに接続され、ツェナーダイオード２或いは直列接続
されたダイオードのアノードがＮＰＮトランジスタ３の
ヘースに接続され、エミッタが接地されている。上述の
回路において、外部入力端子１に静電気が加えられ、ツ
ェナーダイオード２またはダイオードの直列回路２ａの
ツェナー電圧またはダイオードの直列回路の逆方向電圧
より１巧い静電気か加えられたときＮＰＮ Ｉ・ランジ
スタのヘ−スにバイアス電圧が印加され、ＮＰＮＩ−ラ
ンジスタ３のコし・クク、エミッタ間は“メン゛状態と
なり静電気は接地回路にバイパスされ内１（１；回路４
を保護する。
ための保護回路であり、第２図は第１図の保護回路の半
導体装置部分の側断面図、第３図は第１図の保護回路の
他の側断面図であり、第１図において、外部入力端子１
は集積回路（ＩＣ）また、ＬＳＩ等の静電気破壊から保
護されるべき内部回路４に接続され、ＮＰＮ）ランジス
クのコレクタとツェナーダイオード２或いは多′イオー
ドの直列回路２ａが外部入力端子１と内部回路４間のラ
インに接続され、ツェナーダイオード２或いは直列接続
されたダイオードのアノードがＮＰＮトランジスタ３の
ヘースに接続され、エミッタが接地されている。上述の
回路において、外部入力端子１に静電気が加えられ、ツ
ェナーダイオード２またはダイオードの直列回路２ａの
ツェナー電圧またはダイオードの直列回路の逆方向電圧
より１巧い静電気か加えられたときＮＰＮ Ｉ・ランジ
スタのヘ−スにバイアス電圧が印加され、ＮＰＮＩ−ラ
ンジスタ３のコし・クク、エミッタ間は“メン゛状態と
なり静電気は接地回路にバイパスされ内１（１；回路４
を保護する。
］二連の保護回路を半導体で構成する場合シコ一般的に
は第２図の如く構成する。ずなわらンリロン等の■）型
基板５にＮ型のＮＰＮ）ランデスタ３用の素子領域６と
複数の直列接続されるべきダイオ−１ζ２ａ、２ａ・・
・の素子領域６ａ、６ａ・を作り、Ｎ１）Ｎｌ〜ランジ
スタ３についζ＆ｌＪへ一ス用のＰ型拡散層７をダイオ
−Ｆ２ａについてはアノード用のＰ型拡散層７ａが形成
され、素子領域６にはコレクタ用のＮ＋拡１１に層８が
Ｐ型拡ｉ＆層７にはエミッタ用のＮ＋拡散層９が形成
され。
は第２図の如く構成する。ずなわらンリロン等の■）型
基板５にＮ型のＮＰＮ）ランデスタ３用の素子領域６と
複数の直列接続されるべきダイオ−１ζ２ａ、２ａ・・
・の素子領域６ａ、６ａ・を作り、Ｎ１）Ｎｌ〜ランジ
スタ３についζ＆ｌＪへ一ス用のＰ型拡散層７をダイオ
−Ｆ２ａについてはアノード用のＰ型拡散層７ａが形成
され、素子領域６にはコレクタ用のＮ＋拡１１に層８が
Ｐ型拡ｉ＆層７にはエミッタ用のＮ＋拡散層９が形成
され。
ダイオード２ａのアノード用Ｐ型拡散１ｉｆ７ａにばカ
ソード用のＮ＋拡散層１０が形成され、これらが酸化膜
１１上にパターニングされた配線パターン（図示せず）
を介して互に接続されるためにダイオード２ ａを複数
直列接続させる場合には平面的に多くの領域を必要とす
るだけでなく回路製造工程が複雑化する。
ソード用のＮ＋拡散層１０が形成され、これらが酸化膜
１１上にパターニングされた配線パターン（図示せず）
を介して互に接続されるためにダイオード２ ａを複数
直列接続させる場合には平面的に多くの領域を必要とす
るだけでなく回路製造工程が複雑化する。
このような欠点を除去するために第３図に示すものも提
案されている。すなわち、基板５にアイソレーション１
２によって素子領域６と埋込層１３を形成し、素子領域
６内にヘ−ス用のＰ拡散層７を形成し、Ｐ拡散層７内に
エミッタ用のＮ１拡散屓９を電極１４ａを通して接地電
位に接続さ一已る。
案されている。すなわち、基板５にアイソレーション１
２によって素子領域６と埋込層１３を形成し、素子領域
６内にヘ−ス用のＰ拡散層７を形成し、Ｐ拡散層７内に
エミッタ用のＮ１拡散屓９を電極１４ａを通して接地電
位に接続さ一已る。
一方素子領域６に外部入力端子１から電極１４を通して
コレクタ用のＮ＋拡ＭＪｉｉ８か形成され。
コレクタ用のＮ＋拡ＭＪｉｉ８か形成され。
ヘ−ス用のＰ拡散層７とオーバラップする部分にダイオ
ード２を形成するようにしている。
ード２を形成するようにしている。
この構成によれば第２図に比べてかなり構成及び製造工
程は簡略化される。
程は簡略化される。
しかし、ツェナーダイオードや直列接続した複数のダイ
オードを必要とし複雑化する欠点を有する。
オードを必要とし複雑化する欠点を有する。
（４） 発明の目的
本発明は上記従来の欠点に鑑の、ＩＣ，ＬＳＩ等の内部
回路が静電気でｆｌＪ！Ｊ、壊されるのを有効に防止す
る保護回路をＰＮＰ ｌ−ランジスタと抵抗より構成さ
せて半導体装置の外部入力端子に上記ＰＮＰトランジス
タのエミッタと抵抗を同一コンタクトに拡散させた半導
体装置を得ることを目的とするものである。
回路が静電気でｆｌＪ！Ｊ、壊されるのを有効に防止す
る保護回路をＰＮＰ ｌ−ランジスタと抵抗より構成さ
せて半導体装置の外部入力端子に上記ＰＮＰトランジス
タのエミッタと抵抗を同一コンタクトに拡散させた半導
体装置を得ることを目的とするものである。
（５） 発明の構成
本発明の特徴とするところは１外部入力端子と内部回路
間のラインに抵抗を設けると共にｌ） Ｎ Ｐ型トラン
ジスタのエミッタを８亥ラインにコレクタを接地に、該
抵抗の出力をヘースに接続するように構成した」二記Ｐ
ＮＰ型ｌ−ランジスタのエミッタと上記抵抗を素子ｆｉ
域の外部入力端子電極にコンタクトさせて外部入力端子
より加わる高電圧が内部回路に加わる前に該ＰＮＰ ｌ
−ランジスタを介してバイパスさせるようにしたことを
特徴とする半導体装置によって達成される。
間のラインに抵抗を設けると共にｌ） Ｎ Ｐ型トラン
ジスタのエミッタを８亥ラインにコレクタを接地に、該
抵抗の出力をヘースに接続するように構成した」二記Ｐ
ＮＰ型ｌ−ランジスタのエミッタと上記抵抗を素子ｆｉ
域の外部入力端子電極にコンタクトさせて外部入力端子
より加わる高電圧が内部回路に加わる前に該ＰＮＰ ｌ
−ランジスタを介してバイパスさせるようにしたことを
特徴とする半導体装置によって達成される。
（６） 発明の実施例
以下１本発明の一実施例を第４図乃至第７図について説
明する。第４図は本発明の静電気による集積回路の破壊
を防止するための保護回路を示すものであり、第５図は
第４図の保護回路部分の側断面図、第６図は本発明の他
の実施例を示す半導体装置の保護回路部分の側断面図、
第７図は第６図の保護回路で駆動される内９１回路の構
成の１例を示す回路図である。第４図において、外部入
力端子１とＩＣ，ＬＳＩ等で構成した内部回路４間のラ
インには低抵抗１５が接続される。該低抵抗は内部回路
４を通富利用するとき無視できる低抵抗値に選択される
。外部入力端子１にはノ＼イ／ぐス用のＰ Ｎ Ｐ 、
）ランジスタ１６のエミッタが接続され、コレクタは接
地電位に接続され、低抵抗の出力側はヘ−スに接続され
ている。
明する。第４図は本発明の静電気による集積回路の破壊
を防止するための保護回路を示すものであり、第５図は
第４図の保護回路部分の側断面図、第６図は本発明の他
の実施例を示す半導体装置の保護回路部分の側断面図、
第７図は第６図の保護回路で駆動される内９１回路の構
成の１例を示す回路図である。第４図において、外部入
力端子１とＩＣ，ＬＳＩ等で構成した内部回路４間のラ
インには低抵抗１５が接続される。該低抵抗は内部回路
４を通富利用するとき無視できる低抵抗値に選択される
。外部入力端子１にはノ＼イ／ぐス用のＰ Ｎ Ｐ 、
）ランジスタ１６のエミッタが接続され、コレクタは接
地電位に接続され、低抵抗の出力側はヘ−スに接続され
ている。
上述の回路構成によれば外部入力端子ｌに過大な過電圧
、或いは過電流か加えられれば低抵抗１５での電圧降下
により発生した電圧がＰＮＰ ）ランジスタ１Ｇのヘー
スに加えられてＰ Ｎ Ｐ ｌ−ランジスク１６は“オ
ン゛され静電気等の過電圧ばエミッターコレクタを通し
て接地され内部回路４の破壊を防止する。
、或いは過電流か加えられれば低抵抗１５での電圧降下
により発生した電圧がＰＮＰ ）ランジスタ１Ｇのヘー
スに加えられてＰ Ｎ Ｐ ｌ−ランジスク１６は“オ
ン゛され静電気等の過電圧ばエミッターコレクタを通し
て接地され内部回路４の破壊を防止する。
第４図に示す保護回路を半導体化するためには。
第５図に示すように基板５としてＰ型のシリコン基板に
アイソレーションによっでＮ＋埋込層１３とＮ型素子領
域６を形成し、Ｐ＋のアイソレーション圏１２．１２と
同時にエミッタ用のＰ＋拡散層９を拡散さ−け、該■）
＋拡散層と同一コンタクト電極Ｉ４にＮ＋拡ｕｂ屓１７
を素子領域６に形成して内部回路４に接続される電極１
４１）に連通させれば、 Ｎ ＋（１７１１ｋｌ皆■７
はヘース領域となると共に低抵抗１５として作用するコ
レクタ拡ｆｌ＆ Ｈのアイソレーション部は電極１４ａ
に連なって接１ｔｉ！端子に接続される。第６図は本発
明の他の実施例を示Ｊもので第５図と同一部分には同一
符号を付して重複説明を省略する。低抵抗１５とヘ−ス
拡１１に、昆１７を電極１４ｂまで連通させずに構成す
ると。
アイソレーションによっでＮ＋埋込層１３とＮ型素子領
域６を形成し、Ｐ＋のアイソレーション圏１２．１２と
同時にエミッタ用のＰ＋拡散層９を拡散さ−け、該■）
＋拡散層と同一コンタクト電極Ｉ４にＮ＋拡ｕｂ屓１７
を素子領域６に形成して内部回路４に接続される電極１
４１）に連通させれば、 Ｎ ＋（１７１１ｋｌ皆■７
はヘース領域となると共に低抵抗１５として作用するコ
レクタ拡ｆｌ＆ Ｈのアイソレーション部は電極１４ａ
に連なって接１ｔｉ！端子に接続される。第６図は本発
明の他の実施例を示Ｊもので第５図と同一部分には同一
符号を付して重複説明を省略する。低抵抗１５とヘ−ス
拡１１に、昆１７を電極１４ｂまで連通させずに構成す
ると。
素子領域と金属電極１４ｂとの接する面１８にショット
キダイオードが構成されるために、第７図に示すように
ショットキダイオード１８を入力とするＤＴＬ （ｃｌ
ｉｏｄｅ ｔｒａｎｓｉｓｔｏｒ ｌｏｇｉｃ） １
９等が内部回路１４の入力端子に構成されている場合は
ノヨソトキダイオードを面１８に兼用することができる
。
キダイオードが構成されるために、第７図に示すように
ショットキダイオード１８を入力とするＤＴＬ （ｃｌ
ｉｏｄｅ ｔｒａｎｓｉｓｔｏｒ ｌｏｇｉｃ） １
９等が内部回路１４の入力端子に構成されている場合は
ノヨソトキダイオードを面１８に兼用することができる
。
（７） 発明の効果
以上、詳細に説明したように本発明の半導体装置によれ
ば、静電気による内部回路の半導体装置を破壊すること
なく、保護回路を極めて簡単な半導体装置により構成で
きるものである。
ば、静電気による内部回路の半導体装置を破壊すること
なく、保護回路を極めて簡単な半導体装置により構成で
きるものである。
第１図は従来の静電気によって集積回路の半導体装置破
壊を防止するための保護回路、第２図は第１図の保護回
路の半導体装置部分の側断面図。 第３図は第１図の保護回路の他の１ｕ１１断面図、第４
図は本発明の静電気によって集積回路の半導体装置破壊
を防止するための保護回路、第５図は第４図の保護回路
部分の側断面図、第６図は本発明の他の実施例を示す半
導体装置の保護回路部分の側断面図、第７図は第６図の
保護回路で駆動される内部回路図である。 ■・・・外部入力端子、 ２・・・ツェナーダイオ−
）、 ２ａ・・・ダイオード〜３・・・ＮＰＮ Ｉ−
ランジスタ、 ４・・・内部回路、 ５・・・
基板、！！６．６ａ・・・素子領域、 ７・・・へ〜
ス用拡散層、 ８・・・コレクタ用拡散層、 ９
・・・エミッタ用拡散層、 ７ａ・・・アノード用
拡散層、１０・・・カソード用拡敞層、 １１・・
・酸化膜、 １２ ・・アイソレーション、１４．
１４ａ、１４ｂ・−・電極、 １５・・・低抵抗、
１６・・・ＰＮＰ ｌ−ランジスク、１７・・・
ヘース拡散層、 １８・・・ショットキダイオード
。 特許出願人 富士通株式会社
壊を防止するための保護回路、第２図は第１図の保護回
路の半導体装置部分の側断面図。 第３図は第１図の保護回路の他の１ｕ１１断面図、第４
図は本発明の静電気によって集積回路の半導体装置破壊
を防止するための保護回路、第５図は第４図の保護回路
部分の側断面図、第６図は本発明の他の実施例を示す半
導体装置の保護回路部分の側断面図、第７図は第６図の
保護回路で駆動される内部回路図である。 ■・・・外部入力端子、 ２・・・ツェナーダイオ−
）、 ２ａ・・・ダイオード〜３・・・ＮＰＮ Ｉ−
ランジスタ、 ４・・・内部回路、 ５・・・
基板、！！６．６ａ・・・素子領域、 ７・・・へ〜
ス用拡散層、 ８・・・コレクタ用拡散層、 ９
・・・エミッタ用拡散層、 ７ａ・・・アノード用
拡散層、１０・・・カソード用拡敞層、 １１・・
・酸化膜、 １２ ・・アイソレーション、１４．
１４ａ、１４ｂ・−・電極、 １５・・・低抵抗、
１６・・・ＰＮＰ ｌ−ランジスク、１７・・・
ヘース拡散層、 １８・・・ショットキダイオード
。 特許出願人 富士通株式会社
Claims (1)
- 外部入力端子と内部回路間めラインに抵抗を設けると共
にＰＮＰ型トランジスタのエミッタを該ラインに、コレ
クタを接地に、該抵抗の出力をヘースに接続するように
構成した上記ＰＮＰ型トランジスタのエミッタと上記抵
抗を素子領域の外部入力端子電極にコンタクトさせて外
部入力端子より加わる高電圧が内部回路に加わる前に該
Ｉ” Ｎ Ｐ型１〜ランジスクを介してバイパスさせる
ようにしたことを特徴とする半導体装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171268A JPS5961161A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171268A JPS5961161A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5961161A true JPS5961161A (ja) | 1984-04-07 |
Family
ID=15920172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57171268A Pending JPS5961161A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961161A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0234963A (ja) * | 1988-07-25 | 1990-02-05 | Nec Corp | 半導体集積回路 |
| US6538290B1 (en) * | 1999-01-28 | 2003-03-25 | Mitsumi Electric Co., Ltd. | Static protection device |
| JP2006279073A (ja) * | 1995-06-09 | 2006-10-12 | Renesas Technology Corp | 半導体記憶装置 |
-
1982
- 1982-09-30 JP JP57171268A patent/JPS5961161A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0234963A (ja) * | 1988-07-25 | 1990-02-05 | Nec Corp | 半導体集積回路 |
| JP2006279073A (ja) * | 1995-06-09 | 2006-10-12 | Renesas Technology Corp | 半導体記憶装置 |
| US6538290B1 (en) * | 1999-01-28 | 2003-03-25 | Mitsumi Electric Co., Ltd. | Static protection device |
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