[go: up one dir, main page]

KR930009026B1 - 정전보호회로 - Google Patents

정전보호회로 Download PDF

Info

Publication number
KR930009026B1
KR930009026B1 KR1019900003733A KR900003733A KR930009026B1 KR 930009026 B1 KR930009026 B1 KR 930009026B1 KR 1019900003733 A KR1019900003733 A KR 1019900003733A KR 900003733 A KR900003733 A KR 900003733A KR 930009026 B1 KR930009026 B1 KR 930009026B1
Authority
KR
South Korea
Prior art keywords
emitter
base
npn transistor
diode
input
Prior art date
Application number
KR1019900003733A
Other languages
English (en)
Other versions
KR900015308A (ko
Inventor
마사시 이토
Original Assignee
가부시키가이샤 도시바
아오이 죠이치
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 도시바, 아오이 죠이치 filed Critical 가부시키가이샤 도시바
Publication of KR900015308A publication Critical patent/KR900015308A/ko
Application granted granted Critical
Publication of KR930009026B1 publication Critical patent/KR930009026B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
    • H10D89/713—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base region coupled to the collector region of the other transistor, e.g. silicon controlled rectifier [SCR] devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
    • H03K17/08112—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit in bipolar transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
    • H03K17/603—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors with coupled emitters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
    • H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
    • H03K17/6242—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only and without selecting means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
    • H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
    • H03K17/6271—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several outputs only and without selecting means
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements

Landscapes

  • Bipolar Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Abstract

내용 없음.

Description

정전보호회로
제 1 도는 본 발명에 따른 정전보호회로의 1실시예를 도시한 회로도.
제 2 도는 제 1 도에 도시된 정전보호회로의 패턴구성의 일례를 도시한 도면.
제 3 도 및 제 4 도는 각각 본 발명에 따른 정전보호회로의 다른 실시예를 도시한 회로도.
제 5 도 및 제 6 도 및 제 8 도는 각각 종래의 정전보호회로를 도시한 회로도.
제 7 도는 제 6 도에 도시된 정전보호회로의 패턴구성을 도시한 도면이다.
* 도면의 주요부분에 대한 부호의 설명
Q1 : 출력용 NPN트랜지스터 Q2 : 입력용 NPN트랜지스터
R : 저항 D1, D2 : 서지흡수용 다이오드
D : 서지흡수용의 등가적인 다이오드 21 : Vcc전원선
22 : Gnd선 23 : 베이스배선
24 : 에미터배선 27 : N형 섬영역
28 : P형 저항영역
[산업상의 이용분야]
본 발명은 반도체 집적회로(IC)의 입력회로 또는 출력회로의 정전보호회로(靜電保護回路)에 관한 것으로서 특히 NPN트랜지스터의 베이스, 에미터간 접합을 서지전압을 입력에 의한 파괴로부터 보호할 수 있도록 된 정전보호회로에 관한 것이다.
[종래의 기술 및 그 문제점]
종래의 정전보호회로는 제 5 도 또는 제 6 도에 도시된 바와 같이 IC의 출력회로, 또는 제 8 도에 도시한 바와 같이 IC의 입력회로에 설치되어 있다. 즉, 제 5 도에 도시한 IC내부의 출력회로에서 Vcc전원선과 접지전위(Gnd)선 사이에 출력용 NPN트랜지스터(Q1)의 콜렉터, 에미터가 접속됨과 더불어 저항(R)이 접속되어 있다. 그리고, NPN트랜지스터(Q1)의 에미터는 출력단자(OUT)에 접속되어 있다. 더욱이, 상기 NPN트랜지스터(Q1)의 에미터와 Vcc전원선 사이에는 정(正)의 서지전류를 흡수하는 다이오드(D1)가 접속되고, NPN트랜지스터(Q1)의 에미터와 접지전위(Gnd)선 사이에는 부(負)의 서지전류를 흡수하는 다이오드(D2)가 접속되어 있다.
상기 회로에스는 다이오드(D1 및 D2)를 이용하여 NPN트랜지스터(Q1)의 베이스, 에미터간 접합을 출력단자(OUT)로부터의 정 또는 부의 서지전압에 의한 파괴로 부터 보호(정전보호)하고 있다.
또, 제 6 도에 도시한 IC내부의 출력회로에서는 Vcc전원선 및 Gnd선 사이에 출력용 NPN트랜지스터(Q1)의 콜렉터, 에미터가 접속됨과 더불어 저항(R)이 접속되고, 이 NPN트랜지스터(Q1)의 에미터는 출력단자(OUT)에 접속되어 있다.
그리고, NPN트랜지스터(Q1)의 에미터와 Gnd선 사이에는 부의 서진전류를 흡수하는 다이오드(D2)가 접속되어 있다. 제 6 도의 출력회로는 제 7 도에 도시된 바와 같은 패턴구성을 갖는다. 즉, 제 7 도에서 참조부호 71은 Vcc전원선, 72는 Gnd선, C와 B 및 E는 각각 NPN트랜지스터(Q1)의 콜렉터와 베이스 및 에미터의 접촉영역, 73은 베이스배선, 74는 에미터배선이다. 또한, 참조부호 75는 P형 확산층으로서, Gnd선(72)과 접속되고, 76은 P형 확산영역(75)내의 N형 영역으로서, 에미터배선(74)과 접속된다. 이와 같은 P형 확산영역(75)과 N형 영역(76)의 PN접합에 의해 다이오드(D2)가 형성된다.
또한, 제 7 도중 참조부호 77은 N형 섬영역으로, Vcc전원선(71)과 접속되어 있고, 78은 상기 N형 섬영역(77)내에 형성된 P형 확산저항영역(저항(R))으로, 일단부가 에미터배선(74)과 접속되면서 타단부가 Gnd선(72)과 접속된다. 이와 같은 구성에 의해 N형 섬영역(77 ; 저항용 섬영역)에는 Vcc전원전위가 인가된다.
상기 출력회로에서는 다이오드(D2)를 이용하여 NPN트랜지스터(Q1)의 베이스, 에미터간 접합을 출력단자(OUT)로부터의 부의 서지전압압력에 의한 파괴로부터 보호하고, P형 확산저항영역(78)과 N형 섬영역(77)의 PN접합에 의한 등가적 다이오드(D1')를 이용하여 NPN트랜지스터(Q1)의 베이스, 에미터간 접합을 출력단자(OUT)로부터의 정의 서지전압입력에 의한 파괴로부터 보호하고 있다.
또, 제 8 도에 도시한 IC내부의 입력회로에서는 입력용 NPN트랜지스터(Q2)의 에미터와 Gnd선 사이에 저항(R)이 접속되고, 상기 NPN트랜지스터(Q2)의 베이스 입력단자(IN)에 접속되면서 콜렉터가 내부회로에 접속되어 있다. 그리고, 상기 NPN트랜지스터(Q2)의 베이스와 Vcc전원선 사이에 정의 서지전류를 흡수하는 다이오드(D1)가 접속되고, NPN트랜지스터(Q2)의 베이스와 Gnd선 사이에 부의 서지전류를 흡수하는 다이오드(D2)가 접속되어 있다.
상기 입력회로에서는 다이오드(D1, D2)에 의해 NPN트랜지스터(Q2)의 베이스, 에미터간 접합을 입력단자(IN)로부터의 정 또는 부의 서지전압입력에 의한 파괴로부터 보호하고 있다.
상기 각 회로에서 서지전압입력이 Gnd레벨을 기준으로 출력단자(OUT) 또는 입력단자(IN)에 인가된 경우, 부(-)의 서지전압입력에 대해서는 Gnd레벨이 항상 낮은 임피던스이므로 다이오드(D2)에 의해 확실하게 서지전류를 흡수할 수 있게 된다.
그러나, 정(+)의 서지전압입력에 대해서는 Vcc전원선이 낮은 임피던스이면, 등가적인 다이오드(D1') 또는 다이오드(D1)에 의해 확실히 서지전류를 흡수할 수 있지만, Vcc전원선이 개방상태, 즉 높은 임피던스 상태인 경우가 있고, 이 때에 정의 서지전압이 입력되면, 등가적인 다이오드(D1') 또는 다이오드(D1)에 의한 서진전류 흡수경로가 개방상태로 되어 있으므로, 등가적인 다이오드(D1') 또는 다이오드(D1)에 의해 서지전류가 흡수되지 않는다. 이로 인해 NPN트랜지스터(Q1 또는 Q2)의 베이스, 에미터간 접합이 파괴되게 된다.
상기한 바와 같이 종래의 정전보호회로는 전원선이 높은 임피던스상태인 경우에 정의 서지전압이 입력되면, 다이오드에 의해 서지전류가 흡수되지 않으므로 NPN트랜지스터의 베이스, 에미터간 접합이 파괴되어 버리고 만다는 문제점이 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안해서 발명된 것으로, 전원선과 Gnd선의 임피던스 상태에 의존하지 않고, 입력용 또는 출력용 NPN트랜지스터의 베이스, 에미터간 접합을 입력단자 또는 출력단자로부터의 부 또는 정의 서지전압입력에 의한 파괴로부터 보호할 수 있도록 된 정전보호회로를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 반도체 집적회로의 입력단자와, 이 입력단자에 베이스가 접속된 입력용 NPN트랜지스터, 이 트랜지스터의 에미터와 접지 전위 사이에 접속된 저항 및 상기 트랜지스터의 베이스와 전원전위 사이에 접속되면서 상기 입력단자에 인가된 정의 서지전류를 흡수하는 다이오드를 구비한 입력회로의 정전보호회로에 있어서, 상기 저항 반도체기판중에 형성되면서 상기 트랜지스터의 베이스와 접속된 N형 섬영역내에 형성된 P형 저항영역으로 이루어지고, 상기 N형 섬영역 및 P형 저항영역에 의해 형성되는 다이오드에 의해 상기 입력단자에 인가된 부의 서지전류를 흡수하는 것을 특징으로 한다.
또한 본 발명은, 반도체 집적회로의 출력단자와, 이 출력단자에 에미터가 접속된 출력용 NPN트랜지스터, 이 트랜지스터의 에미터와 접지전위 사이에 접속된 저항 및 상기 트랜지스터의 에미터와 접지전위 사이에 접속되면서 상기 출력단자에 인가된 부의 서지전류를 흡수하는 다이오드를 구비한 출력회로의 정전보호회로에 있어서, 상기 저항은 반도체기판중에 형성되면서 상기 트랜지스터의 베이스와 접속된 N형 섬영역내에 형성된 P형 저항영역으로 이루어지고, 상기 N형 섬영역 및 P형 저항영역에 의해 형성되는 다이오드에 의해 상기 출력단자에 인가된 정의 서지전류를 흡수하는 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명은, N형 섬영역과, P형 저항영역의 PN접합에 의한 등가적인 다이오드가 형성되고, 입력단자 또는 출력단자로부터의 부(-) 또는 정(+)의 서지전압입력에 대해 상기 등가적인 다이오드가 확실하게 서지전류를 흡수할 수 있게 되어, NPN트랜지스터의 베이스, 에미터간 접합을 보호할 수 있게 된다.
따라서, 전원선과 Gnd선의 임피던스 상태에 의존하지 않으므로, 입력용 또는 출력용 NPN트랜지스터의 베이스, 에미터간 접합을 서지전압입력에 의한 파괴로부터 보호할 수 있게 되고, 더욱이 종래에 입력용 NPN트랜지스터의 베이스와 Gnd 사이에 접속되어 있는 부(-)의 서지전류흡수용 다이오드, 또는 출력용 NPN트랜지스터의 에미터와 전원선 사이에 접속되어 있는 정(+)의 서지전류흡수용 다이오드를 생략할 수 있게 된다.
[실시예]
이하, 예시도면을 참조해서 본 발명에 따른 1실시예를 상세히 설명한다.
제 1 도는 본 발명의 1실시예를 나타낸 회로도로서, 이 제 1 도에 도시한 IC내부의 에미터폴로워 출력회로에 있어서 Vcc전원선과 Gnd선 사이에는 출력용 NPN트랜지스터(Q1)의 콜렉터, 에미터가 접속됨과 더불어 저항(R)이 접속되고, 이 NPN트랜지스터(Q1)의 에미터는 출력단자(OUT)에 접속되어 있다. 그리고, NPN트랜지스터(Q1)의 에미터와 Gnd선 사이에는 부(-)의 서지전류를 흡수하는 다이오드(D2)가 접속되어 있다.
이와 같은 제 1 도의 출력회로는, 예컨대 제 2 도에 도시된 바와 같은 패턴구성을 갖추고 있다. 제 2 도중 참조부호 21은 Vcc전원선, 22는 Gnd선, 참조부호 C와 B 및 E는 NPN트랜지스터(Q1)의 콜렉터와 베이스 및 에미터의 접촉영역, 참조부호 23은 베이스배선, 참조부호 24는 에미터배선이다. 또한, 참조부호 25는 P형 확산영역으로서, Gnd(22)과 접촉되어 있고, 26은 P형 확산영역(25)내의 N형 영역으로서 에미터배선(24)과 접촉되어 있다. 이러한 P형 확산영역(25)과 N형 영역(26)과의 PN접합에 의해 다이오드(D2)가 형성된다.
또한, 참조부호 27은 N형 섬영역으로서, 예컨대 그 일부에 형성된 고농도의 N형 영역이 베이스배선(23)과 접촉되어 있다. 또한, 참조부호 28은 N형 섬영역(27)내에 형성된 P형 확산저항영역(저항R)으로서, 그 일단부가 상기 에미터배선(24)과 접촉되고, 타단부가 Gnd선(22)과 접속되어 있다. 이와 같은 구성에 의해 N형 섬영역(27 : 저항섬영역)에는 NPN트랜지스터(Q1)의 베이스와 동일한 전위가 인가된다.
제 1 도의 출력회로에서는 다이오드(D2)를 이용한 NPN트랜지스터(Q1)의 베이스, 에미터간 접합을 부(-)의 서지전압에 의한 파괴로부터 보호할 수 있다.
또, NPN트랜지스터(Q1)의 베이스, 에미터간에는 P형 확산저항영역(28)과 N형 섬영역(27)의 PN접합에 의한 등가적인 다이오드(D)가 역방향으로 접속되어 있다. 따라서, 출력단자(OUT)로부터의 정(+)의 서지전압입력시에 NPN트랜지스터(Q1)의 에미터, 베이스간이 브레이크다운 되기 전에 등가적인 다이오드(D)가 온상태로 되므로, NPN트랜지스터(Q1)의 에미터, 베이스간 전압이 등가적인 다이오드(D)의 순방향 전압 이상으로 되지는 않아 등가적인 다이오드(D)에 의해 확실하게 서지전류를 흡수할 수 있으므로, NPN트랜지스터(Q1)의 베이스, 에미터간 접합을 출력단자(OUT)로부터의 정(+)의 서지전압입력에 의한 파괴로부터 보호할 수 있게 된다.
따라서, 전원선의 임피던스상태에 의존하지 않고, NPN트랜지스터(Q1)의 베이스, 에미터간 접합을 정(+)의 서지전압입력에 의한 파괴로부터 보호할 수 있게 되고, 또 종래의 출력용 NPN트랜지스터(Q1)의 에미터와 Vcc전원선간에 접속되어 있던 정(+)의 서지전류흡수용 다이오드(D1)를 생략할 수 있다.
제 3 도에 도시한 출력회로는 제 1 도에 도시한 출력회로의 저항(R)과 Gnd선간에 에미터전류제어용 NPN트랜지스터(Q3)의 콜렉터, 에미터가 삽입된 예를 나타낸 것으로서, 제 1 도와 동일한 부분에는 동일한 참조부호를 붙인다. 이 제 3 도의 출력회로에 있어서도, 제 1 도의 출력회로와 같은 효과를 얻을 수 있다.
또, 제 4 도에 도시한 IC내부의 입력회로에 있어서는 입력용 NPN트랜지스터(Q2)의 에미터와 Gnd선 사이에 저항(R)이 접속되고, 이 NPN트랜지스터(Q2)의 베이스는 입력단자(IN)에 접속되며, 이 NPN트랜지스터(Q2)의 콜렉터는 내부회로에 접속되어 있다. 그리고, NPN트랜지스터(Q2)의 베이스와 Vcc전원 사이에 정(+)의 서지전류를 흡수하는 다이오드(D1)가 접속되어 있다.
제 4 도의 입력회로에 있어서도, 제 2 도에 도시된 것과 같이 P형 확산저항영역(저항)이 내부에 형성되어 있는 N형 섬영역을 베이스배선에 접속시키고, 이 N형 섬영역에 입력용 NPN트랜지스터(Q2)의 베이스와 동일한 전위를 인가하고 있다.
제 4 도의 입력회로에서는 다이오드(D1)를 이용하여 NPN트랜지스터(Q2)의 베이스, 에미터간 접합을 입력단자(IN)로부터의 정(+)의 서지전압입력에 의한 파괴로부터 보호하고 있다. 그리고, 입력단자(IN)로부터 부(-)의 서지전압입력에 대해서는 NPN트랜지스터(Q2)의 에미터, 베이스간에 접속되어 있는 등가적인 다이오드(D)에 의해 확실하게 서지전류를 흡수할 수 있으므로, NPN트랜지스터(Q2)의 베이스, 에미터간 접합을 입력단자(IN)로부터의 부(-)의 서지전압입력에 의한 파괴로부터 보호할 수 있다.
따라서, Gnd선의 임피던스상태에 의존하지 않고 NPN트랜지스터(Q2)의 베이서, 에미터간 접합을 부(-)의 서지전압입력에 의한 파괴로부터 보호할 수 있게 되고, 또 종래에 입력용 NPN트랜지스터(Q2)의 베이스와 Gnd선 사이에 접속되어 있던 부(-)의 서지전류흡수용 다이오드(D2)를 생략할 수 있다.
상기 각 실시예에 있어서의 저항(R)을 형성하는 방법으로는 고상확산법(固相擴散法)이나 이온주입후의 열확산법을 이용해도 되고, 또 이러한 저항(R)은 반도체기판의 N형 섬영역내에 형성된 P형 저항영역이면 된다.
한편, 본원 청구범위의 각 구성요소에 병기된 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것이 아니다.
[발명의 효과]
상기한 바와 같이 본 발명에 따른 정전보호회로에 의하면, 전원선과 Gnd선의 임피던스상태에 의존하지 않고서 입력용 또는 출력용 NPN트랜지스터의 베이스, 에미터간 접합을 입력단자(-)로부터의 부(-) 또는 정(+)의 서지전압입력에 의한 파괴로부터 보호할 수 있다.
또, 입력용 또는 출력용 NPN트랜지스터의 에미터와 접지전위선 사이에 접속된 저항으로서 반도체기판 N형 섬영역내에 형성된 P형 저항영역을 이용하고, 이 N형 섬영역을 상기 NPN트랜지스터의 베이스영역에 전기적으로 접속시킴으로써 형성되는 기생소자를 이용하여 서지전류흡수용의 등가적인 다이오드를 형성할 수 있으므로, 그 구성이 간단하게 되어 IC화에 적합하게 된다.
또, 기생소자를 이용해서 서지전류흡수용의 등가적인 다이오드를 형성할 수 있으므로 회로소자가 증가하지 않아 종래에 비해서 전류흡수용 다이오드를 입력단자 또는 출력단자에 대해서 적어도 1개는 생략할 수 있다는 이점이 있다.
또, 서지전류흡수용의 등가적인 다이오드는 보호대상이 NPN트랜지스터의 베이스, 에미터간에 직접 접속되므로, 이 NPN트랜지스터의 베이스, 에미터간 접합을 확실하게 보호할 수 있다.

Claims (2)

  1. 반도체 집적회로의 입력단자(IN)와, 이 입력단자(IN)에 베이스가 접속된 입력용 NPN트랜지스터(Q2), 이 트랜지스터(Q2)의 에미터와 접지전위(Gnd) 사이에 접속된 저항(R) 및, 상기 트랜지스터(Q2)의 베이스와 전원전위(Vcc) 사이에 접속되면서 상기 입력단자(IN)에 인가된 정의 서지전류를 흡수하는 다이오드(D1)를 구비한 입력회로의 정전보호회로에 있어서, 상기 저항(R)은 반도체기판중에 형성되면서 상기 트랜지스터(Q2)의 베이스와 접속된 N형 섬영역(27)내에 형성된 P형 저항영역(28)으로 이루어지고, 상기 N형 섬영역(27) 및 P형 저항영역(28)에 의해 형성되는 다이오드(D)에 의해 상기 입력단자(IN)에 인가된 부의 서지전류를 흡수하는 것을 특징으로 하는 정전보호회로.
  2. 반도체 집적회로의 출력단자(OUT)와, 이 출력단자(OUT)에 에미터가 접속된 출력용 NPN트랜지스터(Q1), 이 트랜지스터(Q1)의 에미터와 접지전위(Gnd) 사이에 접속된 저항(R) 및, 상기 트랜지스터(Q1)의 에미터와 접지전위(Gnd) 사이에 접속되면서 상기 출력단자(OUT)에 인가된 부의 서지전류를 흡수하는 다이오드(D2)를 구비한 출력회로의 정전보호회로에 있어서, 상기 저항(R)은 반도체기판중에 형성되면서 상기 트랜지스터(Q1)의 베이스와 접속된 N형 섬영역(27)내에 형성된 P형 저항영역(28)으로 이루어지고, 상기 N형 섬영역(27) 및 P형 저항영역(28)에 의해 형성되는 다이오드(D)에 의해 상기 출력단자(OUT)에 인가된 정의 서지전류를 흡수하는 것을 특징으로 하는 정전보호회로.
KR1019900003733A 1989-03-20 1990-03-20 정전보호회로 KR930009026B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP1-065862 1989-03-20
JP65862 1989-03-20
JP1065862A JPH0766958B2 (ja) 1989-03-20 1989-03-20 静電保護回路

Publications (2)

Publication Number Publication Date
KR900015308A KR900015308A (ko) 1990-10-26
KR930009026B1 true KR930009026B1 (ko) 1993-09-18

Family

ID=13299242

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900003733A KR930009026B1 (ko) 1989-03-20 1990-03-20 정전보호회로

Country Status (5)

Country Link
US (1) US5059831A (ko)
EP (1) EP0388896B1 (ko)
JP (1) JPH0766958B2 (ko)
KR (1) KR930009026B1 (ko)
DE (1) DE69030977T2 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5561373A (en) * 1990-10-09 1996-10-01 Fujitsu Limited Method and device for detecting electrostatic stress applied to a product semiconductor device during each production process
US5311391A (en) * 1993-05-04 1994-05-10 Hewlett-Packard Company Electrostatic discharge protection circuit with dynamic triggering
KR100337925B1 (ko) * 1997-06-28 2002-11-18 주식회사 하이닉스반도체 반도체 정전기 보호회로
US6693780B2 (en) 2001-08-02 2004-02-17 Koninklijke Philips Electronics N.V. ESD protection devices for a differential pair of transistors
TWI745540B (zh) * 2018-02-05 2021-11-11 力智電子股份有限公司 半導體裝置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3512009A (en) * 1967-05-22 1970-05-12 Nasa Exclusive-or digital logic module
US3742250A (en) * 1971-04-07 1973-06-26 Signetics Corp Active region logic circuit
US3699362A (en) * 1971-05-27 1972-10-17 Ibm Transistor logic circuit
US4028564A (en) * 1971-09-22 1977-06-07 Robert Bosch G.M.B.H. Compensated monolithic integrated current source
NL8006975A (nl) * 1980-12-22 1982-07-16 Delta Kabel Bv Elektronische schakelaar.
JPS58101311A (ja) * 1981-12-11 1983-06-16 Toshiba Corp 多相電圧電流変換回路
JPS59103567A (ja) * 1982-12-01 1984-06-15 Fuji Electric Co Ltd トランジスタの過電流保護回路
JPS6097659A (ja) * 1983-11-01 1985-05-31 Matsushita Electronics Corp 半導体集積回路
JPS60241252A (ja) * 1984-05-16 1985-11-30 Sanyo Electric Co Ltd 半導体集積回路装置
DE3420535C2 (de) * 1984-06-01 1986-04-30 Anton Piller GmbH & Co KG, 3360 Osterode Halbleiter-Modul für eine schnelle Schaltanordnung
JPS60263502A (ja) * 1984-06-08 1985-12-27 Mitsubishi Electric Corp 半導体集積回路装置
US4616142A (en) * 1984-12-31 1986-10-07 Sundstrand Corporation Method of operating parallel-connected semiconductor switch elements
US4761565A (en) * 1987-06-29 1988-08-02 Eastman Kodak Company CCD clock driver circuit
JPH01129451A (ja) * 1987-11-16 1989-05-22 Fujitsu Ltd 半導体装置
US4808461A (en) * 1987-12-14 1989-02-28 Foster-Miller, Inc. Composite structure reinforcement

Also Published As

Publication number Publication date
EP0388896A3 (en) 1991-10-09
DE69030977D1 (de) 1997-08-07
JPH02246145A (ja) 1990-10-01
EP0388896B1 (en) 1997-07-02
US5059831A (en) 1991-10-22
JPH0766958B2 (ja) 1995-07-19
DE69030977T2 (de) 1997-11-27
EP0388896A2 (en) 1990-09-26
KR900015308A (ko) 1990-10-26

Similar Documents

Publication Publication Date Title
US4939616A (en) Circuit structure with enhanced electrostatic discharge protection
KR920010845B1 (ko) 반도체장치
KR100240872B1 (ko) 정전기 방전 보호 회로 및 그것을 구비하는 집적 회로
KR100282760B1 (ko) 정전기적 방전 방지용 회로 및 구조
KR910009355B1 (ko) Mos형 반도체장치의 입력보호회로
KR0159451B1 (ko) 반도체장치의 보호회로
KR930005191A (ko) 상보형 금속 산화물 반도체(cmos)집적 회로용 정전방전보호
JPH06177330A (ja) 半導体装置
KR930010085B1 (ko) 보호회로를 구비한 반도체장치
US4543593A (en) Semiconductor protective device
US6215135B1 (en) Integrated circuit provided with ESD protection means
KR100231502B1 (ko) 반도체 집적 회로의 입력 보호 회로 및 전원 보호회로
KR910001425B1 (ko) 입력보호회로를 갖춘 반도체집적회로
KR930009026B1 (ko) 정전보호회로
US6108181A (en) Electrostatic discharge (ESD) circuit
KR100435807B1 (ko) 정전방전 보호 회로용 반도체 제어 정류기
KR100402337B1 (ko) Dram및로직회로용의scr및dram전원용의바이모덜esd보호회로
JPH07263633A (ja) 半導体装置の対静電気放電保護装置
KR100226741B1 (ko) 정전기보호회로
JP2656045B2 (ja) 静電放電保護回路
KR100192975B1 (ko) 정전기 보호 소자
KR100506970B1 (ko) 정전기방전 방지용 반도체장치
KR950002453Y1 (ko) 반도체 패드 보호소자
KR100198658B1 (ko) 이에스디 보호회로
JPH06140576A (ja) Ｉｃの静電破壊保護装置

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19900320

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19900320

Comment text: Request for Examination of Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19930322

Patent event code: PE09021S01D

G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

Comment text: Decision on Publication of Application

Patent event code: PG16051S01I

Patent event date: 19930825

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19931208

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19940308

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19940308

End annual number: 3

Start annual number: 1

PR1001 Payment of annual fee

Payment date: 19960918

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 19970823

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 19971226

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 19990825

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20000829

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20010830

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20020829

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20030901

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20030901

Start annual number: 11

End annual number: 11

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee