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KR100337925B1 - 반도체 정전기 보호회로 - Google Patents

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Abstract

본 발명은 정전기 보호회로 목적으로 사용하는 바이폴라의 파워 라인 및 접지라인과 데이타 입출력을 위한 액티브 트랜지스터의 파워 라인 및 접지라인을 분리하거나, 데이타 입출력을 위한 액티브 트랜지스터와 파워 라인 및 접지라인 사이에 저항을 달고, 패드와 액티브 트랜지스터 사이에 저항을 달아서 정전기 보호 신뢰성 테스트시 주동작 전류를 바이폴라 트랜지스터로 향하게 하여 데이타 입출력의 액티브 트랜지스는 내부회로에 사용되는 회로처럼 동작하게 하는 반도체 정전기 보호회로를 제공한다.

Description

반도체 정전기 보호회로
본 발명은 반도체 정전기 보호회로 및 레이아웃 방법에 관한 것으로, 데이타 입출력 패드의 고전류 정격을 만족시키고 작은값의 핀 캐패시턴스를 갖도록 하기 위한 반도체 정전기 보호회로 및 레이아웃 방법에 관한 것이다.
최근 반도체의 고집적화 및 제품 다양화로 인해 데이타 입출력 패드에서 핀 캐패시턴스와 정전기 보호회로의 신뢰성에 관련된 문제가 계속적으로 대두되고 있다. 도 1은 종래의 데이타 입출력 패드의 정전기 보호회로도로서, 패드에서 정전기 보호용 바이폴라 트랜지스터가 Vcc의 파워 라인 및 Vss의 접지라인에 각각 연결되고, 풀업 트랜지스터는 Vcc의 파워 라인에 풀다운 트랜지스터는 Vss의 접지라인에 각각 연결된다.
도 2는 보다 개량된 종래의 데이타 입출력 패드의 정전기 보호회로의 다른 실시예를 나타낸 것으로서, 패드에서 정전기 보호용 바이폴라 트랜지스터와 액티브 트랜지스터가 Vcc의 파워 라인 및 Vss의 접지라인에 각각 연결되고, 패드와 액티브 트랜지스터 사이에 저항을 사용한다. 여기에다 패드 및 Vss 사이에 액티브 다이오드 트랜지스터를 사용하고 패드와 액티브 다이오드 트랜지스터 사이에 저항을 사용하는 것으로 구성된다.
도 10은 종래 방법에 의한 도 1 및 도 2의 회로도에서 데이타 입출력을 위한 액티브 트랜지스터로서 정전기 보호를 위한 게이트(b)와 콘택(c) 거리(A)가 크고,또한 패드에서 연결되는 동작영역(a)의 넓이(B)가 크게 되어 결합 캐패시턴스의 증가로 인해 핀 캐패시턴스를 증가시키며 데이타 입출력 전류를 증가시키기 위해 트랜지스터 크기를 크게 함으로써 핀 캐패시턴스는 더욱 더 문제가 되는 레이아웃을 갖는다.
상기와 같은 종래의 구성이 데이타 입출력 패드의 고전류정격 요구를 만족시키기 위해서는 액티브 트랜지스터의 크기를 증가시켜 전류를 증가시켜야 한다. 전류가 증가하게 되면, 동작(Active)영역의 면적이 커지게 되어 데이타 핀 캐피시턴스가 증가하게 된다. 그러나, 데이타 핀 캐패시턴스는 낮은 값의 정격을 요구함으로써 문제점이 야기된다. 그리고, 제품의 저전력 소모를 위한 저전압경향으로 인해 결합 캐패시턴스(Junction Capacitance)가 커지게 되어 어려움이 더욱 가중된다.
입출력 패드의 핀 캐패시턴스의 감소 및 고전류 정격 요구를 만족하기 위해서는 액티브 트랜지스터에서의 동작영역의 면적을 줄여 결합 캐패시턴스를 줄임으로써 저용량의 데이타 핀 캐패시턴스를 만족할 수 있게 된다. 그러나, 트랜지스터에서 동작영역의 면적을 줄이기 위해서는 게이트 전극과 콘택 거리를 줄여야만 되는데 이렇게 하면 상기 도 1, 2, 10과 같은 종래의 정전기 보호 회로 구조로서는 그 신뢰성을 만족하기가 어려운 문제점이 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 데이타 입출력 패드에서 정전기 보호(ESD Protection) 목적으로 바이폴라 트랜지스터를 사용하고 데이타 입출력을 위한 액티브 트랜지스터는 내부 회로처럼 사용하고 트랜지스터 크기를 증가시켜 데이타 입출력 패드의 고전류 정격충족과, 액티브 트랜지스터에서 게이트와 콘택간의 거리를 최대한으로 줄여 핀 캐패시턴스를 감소시키도록 하는 반도체 정전기 보호회로 및 레이아웃 방법을 제공하는 것을 목적으로 한다.
본 발명은 상기와 같은 목적을 달성하기 위해 정전기 보호회로 목적으로 사용하는 바이폴라의 파워 라인 및 접지라인과 데이타 입출력을 위한 액티브 트랜지스터의 파워 라인 및 접지라인을 분리하거나, 데이타 입출력을 위한 액티브 트랜지스터와 파워 라인 및 접지라인 사이에 저항을 달고, 패드와 액티브 트랜지스터 사이에 저항을 달아서 정전기 보호 신뢰성 테스트시 주동작 전류를 바이폴라 트랜지 스터로 향하게 하여 데이타 입출력의 액티브 트랜지스는 내부회로에 사용되는 회로처럼 동작하게 한다.
도 1은 종래의 데이타 입출력 패드의 정전기 보호회로,
도 2는 종래의 다른 실시예로서 데이타 입출력 패드의 정전기 보호회로,
도 3은 본 발명에 따른 데이타 입출력 패드의 정전기 보호회로,
도 4 내지 도 9는 본 발명에 의한 다른 실시예로서 입출력 패드의 정전기 보호회로,
도 10은 종래의 방법에 의한 데이타 입출력 패드의 정전기 보호회로의 액티브 트랜지스터시의 레이아웃,
도 11은 본 발명에 의한 데이타 입출력 패드의 정전기 보호회로의 액티브 트랜지스터시의 레이아웃이다.
<도면의주요부분에대한 부호의 설명>
1 : 패드 3 : 제 2 바이폴라 트랜지스터
5 : 제 2 액티브 트랜지스터 7 : 제 1 바이폴라 트랜지스터
9 : 제 1 액티브 트랜지스터 11 : 제 1 저항
13 : 제 4 저항 15 : 액티브 다이오드 트랜지스터
17 : 제 3 저항 19 : 제 2 저항
21 : 제 5 저항
본 발명은 패드 및 접지선에 각각 연결된 제 1 바이폴라 트랜지스터와, 제 1 저항을 거쳐 상기 접지선에 접속되고 제 2 저항을 거쳐 상기 패드에 연결된 제 1 액티브 트랜지스터와, 상기 접지선에 접속되고 제 3 저항을 거쳐 상기 패드에 연결된 액티브 다이오드 트랜지스터와, 상기 패드 및 파워 라인에 접속되는 제 2 바이폴라 트랜지스터 및, 제 4 저항을 통해 상기 패드에 접속되고 제 5저항을 통해 상기 파워라인에 접속되는 제 2 액티브 트랜지스터를 포함하는 반도체 정전기 보호회로를 제공하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 3은 본 발명의 데이타 입출력 패드(1)의 정전기 보호회로로서 패드(1)에서 제 2 바이폴라 트랜지스터(3)와 풀업 트랜지스터인 제 2 액티브 트랜지스터(5)가 파워 라인(Vcc)과 연결되고, 제 1 바이폴라 트랜지스터(7)와 풀다운 트랜지스터인 제 1 액티브 트랜지스터(9)가 접지라인(Vss)로 연결된다. 그리고 패드(1)와 제 1, 2 액티브 트랜지스터 사이에 제 1, 제 4저항(11,13)을 사용한다. 여기에다 패드(1)와 접지 라인 사이에 액티브 다이오드 트랜지스터(15)를 사용하고 패드(1)와 액티브 다이오드 트랜지스터(15) 사이에 제 3 저항(17)을 사용하는 것으로 구성되는 것은 도 2와 동일하지만, 제 1, 제 2 액티브 트랜지스터(9, 5)와 접지라인 사이에 제 2, 제 5저항 (19, 21)을 이용하는 것을 특징으로 한다. 이 저항을 사용함으로서 정전기 보호회로의 주 동작을 바이폴라 트랜지스터로 향하게 하여 액티브 트랜지스터를 내부 회로처럼 사용할 수 있게 한다.
도 4는 본 발명의 본 발명에 따른 정전기 보호회로의 다른 실시예를 나타낸다. 본 실시예에 의한 정전기 보호회로는, 패드(1)및 제 1접지선에 각각 연결된 제 1 바이폴라 트랜지스터(7)와, 제 2저항(19)을 거쳐 제 2 접지선에 접속되고 제 1저항(11)을 거쳐 상기 패드(1)에 연결된 제 1 액티브 트랜지스터(9)와, 상기 제 1 접지선에 접속되고 제 3 저항(17)을 거쳐 상기 패드(1)에 연결된 액티브 다이오드 트랜지스터(15)와, 상기 패드(1) 및 제 1 파워 라인에 접속되는 제 2 바이폴라 트랜지스터(3) 및, 제 4 저항(13)을 통해 상기 패드(1)에 접속되고 제 5저항(21)을 통해 상기 파워라인에 접속되는 제 2 액티브 트랜지스터(5)로 구성된다.
도 5는 본 발명의 또 다른 실시예의 데이타 입출력 패드(1)의 정전기 보호회로로서 본 발명의 도 3의 회로와 거의 동일하고, 단지 파워라인에 연결되는 정전기보호용 제 2 바이폴라 트랜지스터(3)를 사용하지 않고 웰가딩(Well Guarding)(Vcc)과 Vss 사이에 기생으로 생기는 다이오드 접합을 이용하는 것을 특징으로 한다.
도 6은 본 발명의 다른 실시예의 데이타 입출력 패드(1)의 정전기 보호회로로서 본 발명의 도 4의 회로와 거의 동일하고, 단지 제 1 파워라인에 연결되는 제 2 바이폴라 트랜지스터(3)를 사용하지 않고 웰가딩(Well Guarding)(Vcc)과 제 1접지 라인 사이에 기생으로 생기는 다이오드 접합을 이용하는 것을 특징으로 하는 회로이다.
도 7은 본 발명의 다른 실시예의 데이타 입출력 패드(1)의 정전기 보로회로로서 본 발명의 도 3의 회로와 거의 동일하고, 단지 파워라인에 연결되는 제 2 액티브 트랜지스터(5)를 사용하지 않고 내부회로만을 이용하는 것을 특징으로 하는 회로도이다.
도 8은 본 발명의 다른 실시예의 데이타 입출력 패드(1)의 정전기 보호회로로서 본 발명의 도 4와 거의 동일하고, 제 2 파워라인에 연결되는 제 2 액티브 트랜지스터(5)를 사용하지 않고 내부회로만을 이용하는 것을 특징으로 하는 회로도이다.
도 9는 본 발명의 다른 실시예의 데이타 입출력 패드(1)의 정전기 보호회로로서 본 발명의 도 4의 회로와 거의 동일하고, 제 1, 제 2파워라인에 각각 연결되는 제 2바이폴라 트랜지스터(3) 및 제 2 액티브 트랜지스터(5)를 사용하지 않고 내부회로만을 이용하는 것을 특징으로 한다.
이상에서의 제 2 및 제 5 저항의 바람직한 저항값으로는 50 ∼ 10000Ω의 값을 갖는다.
제 11 도는 본 발명에 의한 도 4 및 도 9의 회로도로서 데이타 입출력의 액티브 트랜지스터로서 게이트(b)와 콘택(c)의 거리(A')를 작게 하여 패드(1)에서 연결되는 동작영역(a)의 넓이(B')를 줄여서 결합 캐패시턴스를 줄이게 할 수 있어 핀 캐패시턴스를 최대한 줄일 수 있는 레이아웃 구성을 나타낸다.
이상에서 상세히 설명한 바와 같이 본 발명에 따른 반도체 정전기 보호회로는 데이터 입출력 패드에서 정전기 보호(ESD Protection) 목적으로 바이폴라 트랜지스터를 사용하고 데이타 입출력을 위한 액티브 트랜지스터는 내부 회로처럼 사용하고 트랜지스터 크기를 증가시켜 데이타 입출력 패드의 고전류 정격충족과, 액티브 트랜지스터에서 게이트와 콘택간의 거리를 최대한으로 줄여 핀 캐패시턴스를 감소시키도록 하는 효과를 수반한다.

Claims (8)

  1. 패드 및 접지선에 각각 연결된 제 1 바이폴라 트랜지스터와,
    제 1 저항을 거쳐 상기 접지선에 접속되고 제 2 저항을 거쳐 상기 패드에 연결된 제 1 액티브 트랜지스터와,
    상기 접지선에 접속되고 제 3 저항을 거쳐 상기 패드에 연결된 액티브 다이오드 트랜지스터; 및,
    상기 패드 및 파워 라인에 접속되는 제 2 바이폴라 트랜지스터를 포함하는 것을 특징으로 하는 반도체 정전기 보호회로.
  2. 청구항 1에 있어서,
    추가로, 제 4 저항을 통해 상기 패드에 접속되고 제 5저항을 통해 상기 파워라인에 접속되는 제 2 액티브 트랜지스터를 포함하는 것을 특징으로 하는 반도체 정전기 보호회로.
  3. 청구항 2에 있어서,
    상기 제 1 저항 및 제 5 저항은 50 ∼ 10000Ω의 값을 갖는 것을 특징으로 하는 반도체 정전기 보호회로.
  4. 패드 및 제 1 접지선에 각각 연결된 제 1 바이폴라 트랜지스터와,
    제 1 저항을 거쳐 제 2 접지선에 접속되고 제 2 저항을 거쳐 상기 패드에 연결된 제 1 액티브 트랜지스터와,
    상기 제 1 접지선에 접속되고 제 3 저항을 거쳐 상기 패드에 연결된 액티브 다이오드 트랜지스터로 이루어짐을 특징으로 하는 반도체 정전기 보호회로.
  5. 청구항 4에 있어서,
    추가로, 상기 패드 및 제 1 파워 라인에 접속되는 제 2 바이폴라 트랜지스터를 포함하는 것을 특징으로 하는 반도체 정전기 보호회로.
  6. 청구항 4에 있어서,
    추가로, 제 4 저항을 통해 상기 패드에 접속되고 제 5저항을 통해 상기 파워라인에 접속되는 제 2 액티브 트랜지스터를 포함하는 것을 특징으로 하는 반도체 정전기 보호회로.
  7. 청구항 4에 있어서,
    추가로, 상기 패드 및 상기 파워 라인에 접속되는 제 2 바이폴라 트랜지스터를 포함하는 것을 특징으로 하는 반도체 정전기 보호회로.
  8. 청구항 4에 있어서,
    상기 제 1 저항 및 제 5 저항은 50 ∼ 10000Ω의 값을 갖는 것을 특징으로하는 반도체 정전기 보호회로.
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