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JPS63233560A - 入力保護回路を備えた半導体集積回路 - Google Patents

入力保護回路を備えた半導体集積回路

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Publication number
JPS63233560A
JPS63233560A JP62065725A JP6572587A JPS63233560A JP S63233560 A JPS63233560 A JP S63233560A JP 62065725 A JP62065725 A JP 62065725A JP 6572587 A JP6572587 A JP 6572587A JP S63233560 A JPS63233560 A JP S63233560A
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JP
Japan
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circuit
input
voltage
integrated circuit
bipolar transistor
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JP62065725A
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English (en)
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JPH0350423B2 (ja
Inventor
Yoshio Okada
芳夫 岡田
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Priority to US07/158,728 priority patent/US4849654A/en
Priority to KR1019880003016A priority patent/KR910001425B1/ko
Publication of JPS63233560A publication Critical patent/JPS63233560A/ja
Publication of JPH0350423B2 publication Critical patent/JPH0350423B2/ja
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Emergency Protection Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、例えばＣＭＯ８集積回路において入力保護回
路を備えた半導体集積回路に関する。
（従来の技術） 従来、例えばメモリを構成する０ＭＯ８（Ｃｏｍｐｌｅ
ｍｅｎｔａｒｙ　　ＭＯＳ）集積回路では、電源入力端
子（Ｖｃｃビン）には入力保護回路が設けられている。
入力保護回路は、第３図に示すように、集積回路の基板
（ｐ型基板）１０の一部に形成されたｎｐｎ型寄生バイ
ポーラトランジスタ１１により構成されている。このト
ランジスタ１１は、ｎ１拡散層１２．１３及び基板１０
のｐ型層からなる。尚、ｎ０拡散層１２．１３の近傍の
基板１０表面には、フィールド酸化膜１４が形成されて
いる。
入力保護回路は、電源入力端子１５に入力される入力電
圧Ｖ１を所定のレベルの電圧ＶＣＣにクランプし、集積
回路の内部回路（例えばメモリ回路）へ耐圧以上の高レ
ベルの電圧が印加されるのを防止する。具体的には、例
えば１！源入力端子１５にキャパシタ１６及び抵抗１７
が接続されており、入力電圧ｖ１がそのＯＲ時定数によ
り第４図に示すように変化した際でも、内部回路へは一
定レベルの電圧ＶＣＣが入力されることになる。ここで
、電圧ｖＣＣは、バイポーラトランジスタ１１のｎ＋拡
散層１２とｐ型基板１０とのブレークダウン電圧Ｖｂｄ
及び基板１０とｎ＋拡散層１３との順方向電圧Ｖｆとの
和である。即ち、電圧ＶＣＣは、トランジスタ１１の接
合の耐圧（クランプ回路の耐圧）により決定される。ま
た、電圧ＶＣＣは、内部回路を構成する素子の耐圧より
小さいレベルに設定される必要がある。
しかしながら、内部回路の素子の耐圧は、集積回路の製
造工程におけるパターン形成及び各種のプロセス条件等
により決定されており、ばらつきも大きいのが普通であ
る。このため、クランプ回路の耐圧が内部回路の素子の
耐圧より大きくなり、入力保護回路としては機能しない
場合がある。このような不都合を解消するには、クラン
プ回路の耐圧を十分に低い値に設定することが考えられ
るが、このために特別の工程が必要となる。
（発明が解決しようとする問題点） 従来の入力保護回路を備えた集積回路では、入力保護回
路を構成するクランプ回路の耐圧が集積回路の内部回路
の耐圧より大きくなる場合がある。このような点を解消
するには、クランプ回路の耐圧を十分に低い値に設定す
るための製造工程が必要となる。このため、集積回路の
製造工程が複雑となり、製造コストの増大を招く問題が
ある。
本発明の目的は、集積回路の製造工程において複雑な工
程を必要とすることなく、内部回路をその耐圧以上の入
力電圧から確実に保護することができる入力保護回路を
備えた半導体集積回路を提供することにある。
［発明の構成］ （問題点を解決するための手段と作用）本発明は、例え
ばＣＭＯ３集積回路において、クランプ回路を構成する
バイポーラトランジスタからなる入力保護回路を備えた
半導体集積回路である。バイポーラトランジスタは、例
えばＣＭＯＳインバータからなる制御回路により、パワ
ーオンリセット回路から出力されるパルスのパルス幅に
応じた期間に内部回路の耐圧より低いレベルでクランプ
するように動作制御される。パワーオンリセット回路は
、内部回路に対する入力電圧の立上がり時の所定レベル
で発生し、入力サージに基づいて決定されるパルス幅を
有するパルスを制御回路へ出力する回路である。
このような構成により、入力電圧の立上がり時からパル
ス幅の期間に、バイポーラトランジスタが動作し、この
期間に入力される入力サージをバイパスさせる。これに
より、入力電圧のレベルを内部回路の耐圧より低い値に
クランプし、その耐圧以上の入力サージにより内部回路
が破壊される等の事態を防止することが可能となる。
（実施例） 以下図面を参照して本発明の詳細な説明する。第１図は
同実施例の半導体集積回路の構成を示す回路図である。
第１図において、ｐｎｐ型バイポーラトランジスタ２０
は、ＣＭＯ８集積回路を構成するｐ型基板１０に形成さ
れるｎ型ｗｅｌ１２１に形成されている。このトランジ
スタ２０は、ｎ型ｗｅｌ１２１に形成された００層２２
をエミッタ、ｎ型ｗｅｌ１２１をベース及び基板１０を
コレクタとするトランジスタである。ｎ型ＷＩＥｌ１１
２１の表面には、００層２２の近傍にｎ＋層２３が形成
されている。
電源入力端子１５は、抵抗１７を介してトランジスタ２
０のエミッタであるｐ＋層２２に接続されている。
一方、ＣＭＯＳインバータ回路２４は、ｎチャネルＭＯ
Ｓトランジスタ２５、ｎチャネルＭＯＳトランジスタ２
６及びダイオード接続のｎチャネルＭＯＳトランジスタ
２７．２８からなる。ＭＯＳトランジスタ２５．２６の
共通接続点は、トランジスタ２０のｎ＋層２３に接続さ
れている。また、ＭＯＳトランジスタ２５．２６の各ゲ
ートは、パワーオンリセット回路２９の出力端子に接続
されている。
パワーオンリセット回路２９は、内部回路へ入力される
電圧ＶＣＯの立上がり時の所定レベルを検知し、予め決
定されたパルス幅（例えば１μｓ）のパルスＰＲをＭＯ
Ｓトランジスタ２５．２６の各ゲートへ出力する。
次に、同実施例の動作を説明する。先ず、電源入力端子
１５に例えば静電気による入力サージｖｉが印加される
と、第２図に示すように、電圧ｖＣＣが上昇し始める。
パワーオンリセット回路２９は、電圧ＶＣＣの立上がり
時の所定のレベルを検知すると、第２図に示すように、
例えば１μｓのパルスＰＲを出力する。このパルスＰＲ
の出力により、ｎチャネルのＭｏＳトランジスタ２５は
オフし、ｎチャネルのＭＯＳトランジスタ２６はオン状
態となる。
これにより、バイポーラトランジスタ２０はオン状態と
なり、ｐ＋層２２からｎ型ｗｅｌ１２１、基板１０へ順
方向電流が流れる。即ち、入力サージｖｉによる電流が
バイポーラトランジスタ２０をバイパスして流れること
になり、電圧ｖＯＣは所定の電圧値ｒ２Ｖｔ十ＶｆＪに
クランプされることになる。
ここで、値２ＶｔはＭＯＳトランジスタ２７．２８の同
値電圧である。ｎ１Ｗｌ１１２１は、第２図に示すよう
に、その値２Ｖｔの電圧にクランプされることになる。
また、Ｖｆはｐ”１１２２とｎ型ｗｅｌ１２１の順方向
電圧である。
パワーオンリセット回路２９のパルスＰＲが立下がると
、ＭＯＳトランジスタ２５はオンし、ＭＯＳトランジス
タ２６はオフ状態となる。これにより、第２図に示すよ
うに、０４層２３（ｎ！ａｗｅ　ｌ　１２１）に印加さ
れる電圧ｖｂは２ＶｔからｖＣＣへ変化する。このため
、バイポーラトランジスタ２０はオフ状態となり、ｐ＋
層２２とｎ型ｗｅｌ１２１の順方向電流は流れないこと
になる。このとき、パワーオン時であれば、第２図の点
線で示すように、電圧ｙｃｃは通常の電源電圧レベルへ
移行し、集積回路の内部回路（例えばメモリ回路）へ入
力されることになる。
このようにして、入力サージの入力時（又はパワーオン
時）に所定のパルス幅のパルスにより、そのパルス幅に
応じた期間、クランプ回路を構成するバイポーラトラン
ジスタ２０をオン状態にする。
この場合、パルス幅は、入力サージによる電流が完全に
流れるまでに十分な時間に応じて決定されている。バイ
ポーラトランジスタ２０は、パルス幅の期間、入力サー
ジのバイパスとなり、電圧Ｖｃｃを所定レベル（２Ｖｔ
＋Ｖｆ）にクランプする。
このため、集積回路の内部回路には素子の耐圧以上の入
力電圧が印加されることはなく、入力サージにより破壊
するなどの事態を確実に防止することができる。
即ち、パルス幅の期間では、クランプ回路の耐圧を内部
回路の素子の耐圧より十分に低下させることができる。
したがって、結果的に、内部回路を入力サージから保護
する入力保護回路として確実に機能させることができる
。ここで、バイポーラトランジスタ２０はＣＭＯ８集積
回路を製造する際の工程で形成されるため、特別に耐圧
を低下させる工程を必要とすることなく、確実に機能す
る入力保護回路（クランプ回路）を構成することができ
る。
また、パルス幅の期間の経過後は、バイポーラトランジ
スタ２０はオフとなり、通常のパワーオン動作に移行し
、内部回路には所定の電源電圧が供給されることになる
。
尚、前記実施例において、ｎ型ｗｅｌ１２１のクランプ
電圧をｒ２ＶｔＪとしたが（第２図を参照）、一般的に
はクランプされたＶｃｃがパワーオンリセット回路２９
を動作させうる程度に高い電圧であって、しかも内部回
路の素子の耐圧以下であればよく、それぞれの素子に応
じて適切な値に決定されるものである。
［発明の効果］ 以上詳述したように本発明によれば、例えばＣＭＯ８集
積回路において、入力サージ（パワーオン時）の入力時
から所定の期間のみ、バイポーラトランジスタを内部回
路の耐圧より十分低いクランプ回路として動作させる。
したがって、内部回路を入力サージから確実に保護する
ことができ、かつ所定期間後は内部回路に通常動作に必
要な電源電圧を供給することができる。
これにより、集積回路の製造工程において複雑な工程を
必要とすることなく、内部回路をその耐圧以上の入力電
圧から確実に保護す゛ることができる入力保護回路を備
えた集積回路を提供することができるものである。
【図面の簡単な説明】
第１図は本発明の実施例に係わる集積回路の構成を説明
するための図、第２図は同実施例の動作を説明するため
のタイミングチャート、第３図は従来の入力保護回路の
構成を説明するための図、第４図は従来の入力保護回路
の動作を説明するための特性図である。 １０・・・基板、２０・・・バイポーラトランジスタ、
２１・・・ｎ型ｗｅ　Ｉ　Ｉ　、２２−ｐ＋層、２３−
ｎ＋層、２４−・・ＣＭＯＳインバータ回路、２５・・
・ｐチャネルＭＯＳトランジスタ、２Ｂ、　２７．２８
・・・ｎチャネルＭＯＳトランジスタ、２９・・・パワ
ーオンリセット回路。 出願人代理人　弁理士　鈴江武彦 Ｕ 第３図 第４図

Claims (1)

  1. 【特許請求の範囲】 　入力端子から内部回路へ入力される入力電圧を所定の
    レベルにクランプするクランプ回路を構成するバイポー
    ラトランジスタからなる入力保護回路を備えた半導体集
    積回路において、 前記入力電圧の立上がり時の所定レベルで発生し前記入
    力端子に印加される入力サージに基づいて決定されるパ
    ルス幅を有するパルスを出力するパワーオンリセット回
    路と、 このパワーオンリセット回路から出力される前記パルス
    に応じて前記バイポーラトランジスタのベースに所定の
    電圧を印加し、前記パルス幅に応じた期間に前記バイポ
    ーラトランジスタが前記内部回路の耐圧より低いレベル
    でクランプするように前記バイポーラトランジスタの動
    作を制御する制御回路とを具備したことを特徴とする入
    力保護回路を備えた半導体集積回路。
JP62065725A 1987-03-23 1987-03-23 入力保護回路を備えた半導体集積回路 Granted JPS63233560A (ja)

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