JP4110701B2 - 過電圧保護回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、高電位直流電源線と低電位直流電源線との間に接続される負荷を、これら両直流電源線間に生じる過電圧から保護する過電圧保護回路に関する。
【０００２】
【発明が解決しようとする課題】
負荷例えばＩＣ化された回路に対して外部電源から高電位直流電源線と低電位直流電源線とを介して電圧を供給する場合、電源電圧変動により生ずる過大な電圧や前記直流電源線に誘導される過大なサージ電圧から回路を保護するために、過電圧保護回路が設けられる場合がある。
【０００３】
図２は、従来から採用されている過電圧保護回路の一例を示している。過電圧から保護すべき回路（以下、被保護回路と称す）が含まれるＩＣ１の電源端子には、高電位直流電源線２と低電位直流電源線３とを介して電源電圧ＶＢが供給され、その電源端子間には図示極性のパワーツェナーダイオード４が接続されている。
【０００４】
このパワーツェナーダイオード４のツェナー電圧は、被保護回路に対する保護設定電圧値に等しく設定されており、ＩＣ１の電源端子間にこの保護設定電圧値を超える電圧（過電圧）が印加されると、パワーツェナーダイオード４が定電圧動作を行ってＩＣ１の電源端子間電圧を保護設定電圧値に制限する。
【０００５】
しかし、定電圧動作を行っているパワーツェナーダイオード４には大きな電流が流れるため、このパワーツェナーダイオード４を前記ＩＣ１内に作り込むことは、チップ面積の増大やチップの発熱などの理由により難しい。従って、ＩＣ１に対してパワーツェナーダイオード４を外付けしなければならず、その部品コストや実装コストが高くなっていた。また、パワーツェナーダイオード４はその部品寸法が大きいので、回路全体を小型化する上での障害となっていた。
【０００６】
そこで、特に低コスト化や小型化の要請が強い場合には、上記過電圧保護回路に替えて図３に示すようなＩＣ化に適した過電圧保護回路が採用されている。この図３において、過電圧保護回路５は、電源端子間に接続されて過電圧を検出する過電圧検出回路６、被保護回路７とグランドとの間に接続されたＭＯＳトランジスタ８、および過電圧検出回路６により過電圧が検出されている期間ＭＯＳトランジスタ８をオフ動作させる制御回路９から構成されている。この過電圧保護回路５は、被保護回路７とともにＩＣ１０内に作り込まれている。この過電圧保護回路５によれば、電源端子間に過電圧が印加されている間ＭＯＳトランジスタ８がオフとなるので、被保護回路７が過電圧から保護される。
【０００７】
この場合、過電圧保護回路５が保護し得る過電圧の最大値は、ＭＯＳトランジスタ８の耐圧により決定されるので、ＭＯＳトランジスタ８を高耐圧化することによりＩＣ１０の耐電圧特性を向上させることができる。しかしながら、ＭＯＳトランジスタ８を高耐圧化するにはＩＣ１０の設計変更（例えば素子構造や製造工程の変更）が必要となり、そのために多大な手間とコストを要していた。
【０００８】
本発明は、上記事情に鑑みてなされたもので、その目的は、ＩＣ化が容易であり且つ素子耐圧を高めるための設計変更を要することなく従来よりも高い電圧に対して負荷を保護できる過電圧保護回路を提供することにある。
【０００９】
【課題を解決するための手段】
上記した目的を達成するために請求項１に記載した手段を採用できる。この手段によれば、高電位直流電源線と低電位直流電源線との間の電圧（以下、電源電圧と称す）が所定電圧未満の場合には、高電位直流電源線と負荷との間に接続されたＰチャネル型またはＰＮＰ形の第１のトランジスタおよび低電位直流電源線と負荷との間に接続されたＮチャネル型またはＮＰＮ形の第２のトランジスタが共にオンするので、これら直流電源線から負荷に対して電源電圧が供給される。
【００１０】
これに対し、電源電圧が所定電圧以上（過電圧）になると、過電圧検出回路が過電圧状態を検出する。この過電圧状態の検出中は、第１、第２の制御回路がそれぞれ第１、第２のトランジスタをオフさせるので、負荷は高電位直流電源線および低電位直流電源線から電気的に切り離され、過電圧から保護される。
【００１１】
この保護動作中にあっては、第１および第２のトランジスタはそれぞれ電源電圧を分担して持つので、負荷を保護できる最大の電源電圧（最大保護電圧）は、第１および第２のトランジスタの各素子耐圧よりも高くなる。従って、ＩＣ化に際して従来の製造工程をそのまま用いる場合であっても、その素子単体の耐圧を超える過電圧に対してまで負荷を保護できるという優れた効果を奏する。
【００１２】
しかも、本過電圧保護回路は、パワーツェナーダイオードを用いた過電圧保護回路などとは異なり、過電圧状態においてその過電圧エネルギーを消費する回路を有していないので、ＩＣ化した場合のチップ面積が小さくて済み、発熱も殆どない。こうしたことから、特にＩＣ化に適した回路となっている。
【００１３】
また、本手段は、第１および第２のトランジスタを単に直列接続する構成とは異なり、それぞれを高電位直流電源線と負荷との間および低電位直流電源線と負荷との間に接続し、各直流電源線を基準電位として第１および第２のトランジスタの制御端子を制御するので、第１および第２のトランジスタをオンオフ制御する第１および第２の制御回路の構成が簡単となる。
【００１４】
過電圧検出回路は、高電位直流電源線と低電位直流電源線との間に第１の検出抵抗と前記所定電圧に等しいツェナー電圧を有するツェナーダイオードと第２の検出抵抗とが直列接続された構成を備えている。電源電圧が所定電圧（ツェナー電圧）以上になるとツェナーダイオードに電流が流れ、第１および第２の検出抵抗に電圧降下が生じる。第１および第２の制御回路は、それぞれこれら電圧降下に基づいて第１および第２のトランジスタをオフ動作させる。また、電源電圧が所定電圧未満の場合には過電圧検出回路に電流が流れないので、その分だけＩＣ化した場合の消費電力を低減することができる。
【００１５】
第１および第２のトランジスタに対してそれぞれ並列に第１の補助抵抗および第２の補助抵抗が接続されている。第１および第２のトランジスタがオフ動作している場合、第１および第２のトランジスタが電源電圧を分担する割合は、第１の補助抵抗および第２の補助抵抗により決定される。従って、第１および第２のトランジスタの素子耐圧に応じて第１および第２の補助抵抗の値を設定することにより、前記最大保護電圧を第１および第２のトランジスタの各素子耐圧の加算値にまで高めることができる。
【００１６】
【発明の実施の形態】
以下、本発明の一実施形態について図１を参照しながら説明する。
図１は、車載電子機器の制御用ＩＣに内蔵された過電圧保護回路の電気的構成を示している。この図１において、ＩＣ２１には、例えばＳＯＩ（Silicon On Insulator）基板上に過電圧保護回路２２と車載電子機器の制御回路である機器制御回路２３（負荷に相当）とが作り込まれており、図示しない車載バッテリーから当該ＩＣ２１の電源端子に対して電源電圧ＶＢが供給されている。この機器制御回路２３は、例えば５Ｖ直流電源の制御回路である。
【００１７】
過電圧保護回路２２には、電源線２４（高電位直流電源線に相当）とグランド線２５（低電位直流電源線に相当）とを介して前記電源電圧ＶＢが与えられている。これら電源線２４とグランド線２５との間には、Ｐチャネル型のＭＯＳトランジスタ２６（第１のトランジスタに相当）のソース・ドレイン間、機器制御回路２３、Ｎチャネル型のＭＯＳトランジスタ２７（第２のトランジスタに相当）のドレイン・ソース間が直列に接続されている。ここで、ＭＯＳトランジスタ２６、２７は、高耐圧（例えば６０Ｖ）の素子構造となっている。
【００１８】
ＭＯＳトランジスタ２６、２７のドレイン・ソース間には、それぞれ抵抗２８、２９（第１、第２の補助抵抗に相当）が接続されている。これら抵抗２８、２９は、ＭＯＳトランジスタ２６、２７がオフ状態にある場合において当該ＭＯＳトランジスタ２６、２７に印加される電源電圧ＶＢの分担比を決定するためのもので、抵抗２８の抵抗値と抵抗２９の抵抗値との比はＭＯＳトランジスタ２６の耐圧とＭＯＳトランジスタ２７の耐圧との比に等しくなるように設定されている。ＭＯＳトランジスタ２６、２７の耐圧が共に６０Ｖである本実施形態においては、抵抗２７、２８の抵抗値は同じ値に設定されている。なお、抵抗２８、２９の抵抗値は、機器制御回路２３のインピーダンスよりも十分に大きい値となるように設定されている。
【００１９】
電源線２４とグランド線２５との間には、抵抗３０（第１の検出抵抗に相当）、ツェナーダイオード３１、抵抗３２（第２の検出抵抗に相当）の直列回路からなる過電圧検出回路３３が接続されている。ここで、ツェナーダイオード３１は、抵抗３０側をカソードとする複数のツェナーダイオード３１ａ、…、３１ｂを直列接続した形態に構成されており、抵抗３０と３２の抵抗値は同じ値に設定されている。
【００２０】
また、ツェナーダイオード３１のツェナー電圧ＶZ1（本発明でいう所定電圧に相当）は、機器制御回路２３に印加可能な電源電圧ＶＢの最大値あるいはそれよりもやや低い電圧であって、しかもＭＯＳトランジスタ２６、２７の耐圧よりも低い電圧（例えば３０Ｖ）に設定されている。
【００２１】
ツェナーダイオード３１ａのカソードとＭＯＳトランジスタ２６のゲートとの間には、電源線２４を基準電位として動作するゲート制御回路３４（第１の制御回路に相当）が接続されている。すなわち、ツェナーダイオード３１ａのカソードは抵抗３５を介してＰＮＰ型のトランジスタ３６のベースに接続され、そのトランジスタ３６のエミッタおよびコレクタは、それぞれ電源線２４およびＭＯＳトランジスタ２６のゲートに接続されている。また、ＭＯＳトランジスタ２６のゲートはゲート保護用のツェナーダイオード３７のアノード・カソード間を介して電源線２４に接続されるとともに、抵抗３８を介してグランド線２５に接続されている。ここで、ツェナーダイオード３７のツェナー電圧ＶZ2は、ＭＯＳトランジスタ２６が十分にオンするために必要なゲート・ソース間電圧（例えば８Ｖ）に設定されている。
【００２２】
同様に、ツェナーダイオード３１ｂのアノードとＭＯＳトランジスタ２７のゲートとの間には、グランド線２５を基準電位として動作するゲート制御回路３９（第２の制御回路に相当）が接続されている。すなわち、ツェナーダイオード３１ｂのアノードは抵抗４０を介してＮＰＮ型のトランジスタ４１のベースに接続され、そのトランジスタ４１のエミッタおよびコレクタは、それぞれグランド線２５およびＭＯＳトランジスタ２７のゲートに接続されている。また、ＭＯＳトランジスタ２７のゲートはゲート保護用のツェナーダイオード４２のカソード・アノード間を介してグランド線２５に接続されるとともに、抵抗４３を介して電源線２４に接続されている。ここで、ツェナーダイオード４２のツェナー電圧ＶZ3は、ＭＯＳトランジスタ２７が十分にオンするために必要なゲート・ソース間電圧（例えば８Ｖ）に設定されている。
【００２３】
次に、本実施形態の作用について説明する。
まず、電源電圧ＶＢがツェナーダイオード３１のツェナー電圧ＶZ1未満の場合には、ツェナーダイオード３１に電流は流れず、抵抗３０、３２に電圧降下は生じない。このため、トランジスタ３６、４１にはベース電流が流れず、これらトランジスタ３６、４１はオフしている。そして、電源電圧ＶＢがツェナーダイオード３７、４２のツェナー電圧ＶZ2、ＶZ3よりも高い場合には、ＭＯＳトランジスタ２６、２７のゲート・ソース間にそれぞれツェナー電圧ＶZ2、ＶZ3が印加され、ＭＯＳトランジスタ２６、２７は十分な（すなわち飽和領域における）オン状態となる。
【００２４】
この状態においては、機器制御回路２３には、電源線２４、グランド線２５からそれぞれＭＯＳトランジスタ２６、２７を介してほぼ電源電圧ＶＢに等しい電圧が印加されている。
【００２５】
これに対し、車載バッテリーの電圧変動やサージ電圧の誘導などにより、電源線２４とグランド線２５との間の電源電圧ＶＢがツェナー電圧ＶZ1以上の電圧（すなわち過電圧）になると、抵抗３０、３２を介してツェナーダイオード３１に電流が流れ、ツェナーダイオード３１は定電圧動作を行う。抵抗３０と３２の抵抗値は等しいので、電源電圧ＶＢとツェナー電圧ＶZ1との差電圧はこれら抵抗３０と３２に均等に印加され、その電圧によりトランジスタ３６、４１にベース電流が流れてトランジスタ３６、４１はほぼ同時にオンする。なお、過電圧に伴って抵抗３０と３２の両端電圧が上昇した場合には、その上昇した電圧を抵抗３５、４０が負担することによりトランジスタ３６、４１が保護されるようになっている。
【００２６】
さて、トランジスタ３６、４１が十分にオンすると、それぞれのコレクタ電流は抵抗３８、４３を通して流れる。このとき、トランジスタ３６、４１のコレクタ・エミッタ間電圧（つまりＭＯＳトランジスタ２６、２７のゲート・ソース間電圧）は飽和電圧（例えば０．２Ｖ程度）となり、ＭＯＳトランジスタ２６、２７はほぼ同時にオフ状態に移行する。
【００２７】
上述したように、抵抗２８、２９の抵抗値は機器制御回路２３のインピーダンスよりも十分に大きい値に設定されているので、ＭＯＳトランジスタ２６、２７のオフ状態において機器制御回路２３には殆ど電圧が印加されず、機器制御回路２３は、実質的に電源線２４およびグランド線２５から電気的に切り離された状態となる。
【００２８】
そして、ＭＯＳトランジスタ２６、２７の耐圧が等しいことに基づいて抵抗２８、２９の抵抗値が同じ値に設定されているので、ＭＯＳトランジスタ２６、２７のオフ状態において、ＭＯＳトランジスタ２６、２７は電源電圧ＶＢを均等に分担する。その結果、電源電圧ＶＢがＭＯＳトランジスタ２６、２７の耐圧（６０Ｖ）の２倍以下（１２０Ｖ以下）の過電圧である限り、ＭＯＳトランジスタ２６、２７はオフ状態を維持でき、過電圧が機器制御回路２３に印加されることを阻止することができる。
【００２９】
以上述べたように、過電圧保護回路２２は、電源線２４と機器制御回路２３との間および機器制御回路２３とグランド線２５との間にそれぞれＭＯＳトランジスタ２６およびＭＯＳトランジスタ２７が接続された回路構成を備えている。そして、電源電圧ＶＢがツェナー電圧ＶZ1未満の場合にあってはＭＯＳトランジスタ２６、２７がオンして機器制御回路２３に電源電圧ＶＢが供給され、電源電圧ＶＢがツェナー電圧ＶZ1以上の過電圧となった場合にあってはＭＯＳトランジスタ２６、２７がオフして機器制御回路２３が実質的に電源線２４およびグランド線２５から切り離される。これにより、機器制御回路２３は電源電圧ＶＢの過電圧から保護される。
【００３０】
この過電圧保護回路２２は、図２に示した従来構成の過電圧保護回路とは異なり、過電圧のエネルギーを消費する回路を含んでいないので、ＩＣ化した場合のチップ面積が小さくて済み、過電圧の発生に起因する発熱も殆どない。つまり、過電圧保護回路２２はＩＣ化に適した回路構成となっている。そして、ＩＣ化することにより過電圧保護のための外付け部品を除くことができるので、回路全体の小型化、低コスト化が図られる。
【００３１】
過電圧保護回路２２によれば、従来から用いられていた製造工程をそのまま用いてＩＣ２１を製造する場合であっても、その素子耐圧（６０Ｖ）を超える過電圧に対してまで機器制御回路２３を保護できるようになる。その結果、素子耐圧を上げるための設計変更（素子構造の変更や製造工程の変更）が不要となり、ＩＣ２１内に過電圧保護回路２２を作り込む際に要するコストを低く抑えることができる。
【００３２】
また、本実施形態ではＭＯＳトランジスタ２６と２７の耐圧および抵抗２８と２９の抵抗値はそれぞれ等しく設定されており、ＭＯＳトランジスタ２６、２７のオフ状態においてＭＯＳトランジスタ２６、２７は電源電圧ＶＢを均等に分担する。従って、過電圧保護回路２２は、ＭＯＳトランジスタ２６、２７の耐圧の２倍の過電圧まで機器制御回路２３を保護することができる。
【００３３】
さらに、電源線２４側に接続されるＭＯＳトランジスタ２６にはＰチャネル型を採用し、グランド線２５側に接続されるＭＯＳトランジスタ２７にはＮチャネル型を採用しているので、それぞれ電源線２４、グランド線２５を基準電位としてＭＯＳトランジスタ２６、２７のゲート電圧を制御することができ、例えばＮチャネル型のＭＯＳトランジスタを２段直列に接続する場合に比べ、ゲート制御回路３４、３９の回路構成が簡単となる。
【００３４】
また、電源電圧ＶＢがツェナー電圧ＶZ1未満の場合には過電圧検出回路３３に電流が流れないので、その分だけＩＣ化した場合の消費電力を低減することができる。
【００３５】
なお、本発明は上記し且つ図面に示す実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
過電圧検出回路は、例えば電源電圧ＶＢを分圧する分圧回路と、その分圧回路により分圧された電圧と所定電圧とを比較する比較回路（コンパレータなど）とを備えて過電圧を検出するように構成しても良い。
第１および第２のトランジスタはＭＯＳトランジスタに限られず、例えばバイポーラトランジスタ、ＩＧＢＴであっても良い。
【００３６】
ＭＯＳトランジスタ２６、２７の耐圧は互いに等しくなくても良い。抵抗２８の抵抗値と抵抗２９の抵抗値との比を、ＭＯＳトランジスタ２６の耐圧とＭＯＳトランジスタ２７の耐圧との比に等しくなるように設定した場合、ＭＯＳトランジスタ２６と２７の各耐圧を加算した電圧値までの過電圧に対して機器制御回路２３を保護することができる。
【００３７】
ＭＯＳトランジスタ２６、２７のドレイン・ソース間に接続された抵抗２８、２９は、ＭＯＳトランジスタ２６、２７のオフ状態において、ＭＯＳトランジスタ２６、２７が電源電圧ＶＢを十分に均等に分担するために設けたものである。
【図面の簡単な説明】
【図１】本発明の一実施形態を示す過電圧保護回路の電気的構成図
【図２】従来技術を示す図１相当図
【図３】過電圧保護回路の概略的な電気的構成図
【符号の説明】
２２は過電圧保護回路、２３は機器制御回路（負荷）、２４は電源線（高電位直流電源線）、２５はグランド線（低電位直流電源線）、２６はＭＯＳトランジスタ（第１のトランジスタ）、２７はＭＯＳトランジスタ（第２のトランジスタ）、２８は抵抗（第１の補助抵抗）、２９は抵抗（第２の補助抵抗）、３０は抵抗（第１の検出抵抗）、３１、３１ａ、…、３１ｂはツェナーダイオード、３２は抵抗（第２の検出抵抗）、３３は過電圧検出回路、３４はゲート制御回路（第１の制御回路）、３９はゲート制御回路（第２の制御回路）である。

Claims (1)

1. 高電位直流電源線と低電位直流電源線との間に接続される負荷を、これら高電位直流電源線と低電位直流電源線との間に生じる過電圧から保護する過電圧保護回路において、
   制御端子を有するとともに前記高電位直流電源線と前記負荷との間に接続され、前記高電位直流電源線を基準電位として前記制御端子が制御されることによりオンオフ動作するＰチャネル型またはＰＮＰ形の第１のトランジスタと、
   制御端子を有するとともに前記低電位直流電源線と前記負荷との間に接続され、前記低電位直流電源線を基準電位として前記制御端子が制御されることによりオンオフ動作するＮチャネル型またはＮＰＮ形の第２のトランジスタと、
   前記高電位直流電源線と前記低電位直流電源線との間の電圧が所定電圧以上となる過電圧状態を検出する過電圧検出回路と、
   この過電圧検出回路が前記過電圧状態を検出している間、前記第１のトランジスタをオフ動作させるように制御する第１の制御回路と、
   前記過電圧検出回路が前記過電圧状態を検出している間、前記第２のトランジスタをオフ動作させるように制御する第２の制御回路とを備え、
   前記過電圧検出回路は、前記高電位直流電源線と前記低電位直流電源線との間に第１の検出抵抗と前記所定電圧に等しいツェナー電圧を有するツェナーダイオードと第２の検出抵抗とが直列接続された構成を備え、
   前記第１の制御回路は、前記第１の検出抵抗の両端電圧に基づいて前記第１のトランジスタをオフ動作させ、
   前記第２の制御回路は、前記第２の検出抵抗の両端電圧に基づいて前記第２のトランジスタをオフ動作させ、
   前記第１および第２のトランジスタに対してそれぞれ並列に、前記第１および第２のトランジスタがオフ動作している場合におけるそれぞれの電圧分担割合を決定するための第１の補助抵抗および第２の補助抵抗を接続したことを特徴とする過電圧保護回路。

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