JPH01218041A - 静電気保護素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 内部回路を保護するための静電気保護素子の配置に関し
、 静電気破壊からの保護効果を高くすることを目的とし、 単層配線マスタースライス方式の半導体集積回路におい
て、バイポーラトランジスタからなる保護素子のベース
電極とエミッタ電極との間に信号線が配設され、前記エ
ミッタ電極と最低電位線が配線で直接接続されているこ
とを特徴とする。

［産業上の利用分野］ 本発明は内部回路を保護するための静電気保護素子の配
置に関する。

ＩＣデバイスは微細化されて耐圧が低くなっており、現
在、静電破壊（Ｅｌｅｃｔｒｏ　５ｔａｔｉｃ　Ｄｉｓ
ｃｈａｒｇｅ）に対する保護対策は益々その重要性が増
している。

［従来の技術］ 静電気保護とは、入出力端（以下は入力端によって説明
する）に静電気に伴う異常高圧、例えば、数百ポルトの
高圧が印加されたとき、ＩＣ内部のトランジスタが破壊
されないように保護する素子のことで、その異常電圧は
チャージされた人体から受けることも多く、人体は容易
に帯電して数千ボルトにも達する場合がある。

このような異常高圧によるＩＣの破壊を防ぐため、従来
から種々の保護素子、保護回路素子が考案されており、
例えば、抵抗、ダイオード、トランジスタの付加、抵抗
とダイオードの組み合わせ回路等が考案されている。そ
れは外部入力端と内部回路間にそのような保護素子、保
護回路素子を挿入して、過電圧を入力端で吸収させる方
式である。

例えば、アナログマスクスライスＩＣにおいては、内部
回路の構成と同じバイポーラトランジスタからなる保護
素子を設けており、これは製作上都合が良いためで、第
３図はその保護素子の回路図を示し、Ｉは外部入力端、
０は内部回路入力端。

Ｔはバイポーラトランジスタ＋’ｌ＋’２はこの保護素
子Ｔに寄生する抵抗を示している。

一方、マスクスライス方式のＩＣは利用者の要望によっ
て内部回路を設計するため、ＩＣ面の配線は自由にパタ
ーンニングされ、また、出来るだけ短期間に納入するこ
とが必要になって、製造工程を簡単にして、且つ、安価
に作製する関係上、ＩＣ面には単層配線のみを設けてお
り、通常、多層配線は形成していない。

第４図はそのような単層配線アナログマスクスライスＩ
Ｃにおける従来の保護素子部分の平面図を示し、Ｃはト
ランジスタＴのコレクタ電極部。

Ｂはベース電極部、Ｅはエミ・７タ電極部、Ｇは接地線
（最低電位線）　ｒ　　Ｌ　＋　＋　　Ｌ２は信号線、
　Ｐａはポンディングパッド（外部入力端）、Ｓｌ、Ｓ
２は基板接続部、その他の斜線部分は配線しｏである。

また、第５図は第４図のＡＡ断面図を示し、第４図と同
一部位に同一記号を付けているが、その以外のｌはＰ型
シリコン基板、２はトランジスタＴのＮ型コレクタ領域
、３はＰ型ベース領域。

４はＮ＋型エミッタ領域である。

このように、アナログマスクスライスＩＣにおいては、
バイポーラトランジスタからなる保護素子を設けて、静
電破壊に対する保護をおこなっている。

［発明が解決しようとする課題］ ところで、上記の構造で問題となるのは、エミッタ電極
部Ｅが基板接続部Ｓ１と８２とを介して長い基板内部を
通じて接地線Ｇに接続していることで、そのために寄生
抵抗ｒ１が大きくなる。これは第３図の回路図と第４図
の平面図とを比較参照すれば明らかであるが、そのため
に外部より印加した過電圧（静電破壊電圧）の接地側へ
の吸収が不完全になって、静電気破壊からの保護効果が
十分でなくなる欠点がある。

本発明はこのような問題点を解消させて、静電気破壊か
らの保護効果を高めることを目的とした静電気保護素子
を提案するものである。

［課題を解決するための手段］ その目的は、バイポーラトランジスタからなる保護素子
のベース電極とエミッタ電極との間に信号線が配設され
、該エミッタ電極と最低電位線が配線で直接接続されて
いる静電気保護素子によって達成される。

［作用］ 即ち、単層配線のＩＣにおいては、信号線の存゛在のた
めに保護素子のエミッタと最低電位線（例えば、接地線
）との接続を配線（導電性の良い線）でおこなうことが
できず、最低電位線には基板を通じて接続している。そ
のために、大きな寄生抵抗ｒ１か発生する。

本発明は信号線を迂回させて、保護素子のエミッタ電極
部と最低電位線との接続を直接ＩＣ面上の配線でおこな
うように構成する。そうすれば、寄生抵抗ｒ、が殆どな
くなって、静電気破壊からの保護が十分になる。

［実施例］ 以下、図面を参照して実施例によって詳細に説明する。

第１図は本発明にかかる保護素子部分の平面図を示し、
第２図は第１図のＤＤ断面図を示している。これらの図
において、第４図および第５図と同一部位に同一記号が
付けであるが、その他の部位のｓ３．ｓ４は基板接続部
、Ｌｓは配線（エミッタ接続部Ｅと接地線Ｇとを直接接
続する配線）である。図示のように、信号線１．、、Ｌ
２は迂回させて、バイポーラトランジスタＴのベース電
極部とエミッタ電極部の間に配設しており、エミッタ電
極部と接地線Ｇとの直接の配線１．ｓが可能になってい
る。

これは第１図に示す平面図と第３図の回路図とを比較す
ると明らかで、このように、配線Ｌｓによってエミッタ
電極部Ｅと接地線Ｇとを直接接続しているため、第３図
に示す寄生抵抗ｒｌは殆ど零になる。一方、ベース電極
部Ｂは基板接続部Ｓ３と５４とを介して長い基板内部を
通じて接地線Ｇに接続することになるから、寄生抵抗ｒ
２が発生する。しかし、寄生抵抗ｒ２の存在は余り害に
はならず、寄生抵抗ｒ１が除去された本発明にかかる保
護素子の構成は外部からの過電圧を完全に吸収して、静
電気破壊から十分に保護することができる。従って、Ｉ
Ｃの信頼性を一層向上させることができる。

なお、上記の実施例は最低電位線を接地線として説明し
ているが、接地線より更に低電位の最低電位線（例えば
、電源線）を有する回路にも、その最低電位線とエミッ
タ電極部を直接配線して接続する方法によって本発明を
適用することができ、また、アナログ以外の単層配線マ
スクスライスＩＣにも適用できることは当然である。

［発明の効果］ 以上の実施例の説明から明らかなように、本発明にかか
る静電気保護素子を配設すれば、マスクスライスＩＣの
信φ頁性向上に一層効果があるものである。

【図面の簡単な説明】

第１図は本発明にかかる保護素子部分の平面図、第２図
は第１図のＤＤ断面図、 第３図は保護素子の回路図、 第４図は従来の保護素子部分の平面図、第５図は第４図
のＡＡ断面図である。 図において、 Ｔはトランジスタ（バイポーラトランジスタ）、ｒｌ、
ｒ２は寄生抵抗、 Ｃはコレクタ電極部、 Ｂはベース電極部、 Ｅはエミッタ電極部、 Ｇは接地線（最低電位線）、 Ｌ、、Ｌ２は信号線、 Ｐａはボンディングパソド（外部入力端）、Ｓ、、Ｓ２
は基板接続部、 Ｌｏは配線、 Ｌｓは配線（エミッタ接続部Ｅと接地線Ｇとを直接接続
する配線）、 １はＰ型シリコン基板、 ２はＮ型コレクタ領域、 ３はＰ型ベース領域、 ４はＮ＋型エミッタ領域 を示している。 第　１　Ａ 才１聞へＤＤｕｒ命図 第　２　図 ａｌｌｌ）　ｌ１ｌＯｎＱ 第３図 イ声？ｊトワイｊミｇｌ己１【都７乏デ１り平面ｒン〕
第４図 ？４１ＺＩ　ｔＱＡＡ　＠ｆｆｘｒ　ｍ第５図

Claims (1)

【特許請求の範囲】
1. 　単層配線マスタースライス方式の半導体集積回路にお
   いて、バイポーラトランジスタからなる保護素子のベー
   ス電極とエミッタ電極との間に信号線が配設され、前記
   エミッタ電極と最低電位線が配線で直接接続されている
   ことを特徴とする静電気保護素子。