JPH06500668A - Ｃｍｏｓ技術のモノリシック集積センサ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ＣＭＯＳ技術のモノリシック集積センサ回路技術的システムの状態における変化 を示すことを許容するマイクロ電子工学のセンサが基本的に選ばれる。温度、圧 力、加速度等、並びに他の物理的変数のアナログ技術とプロセッサのデジタル技 術の間のリンクとしてそれらはエレクトロニクスの応答速度の決定における主要 なファクターである。センサは通常信号電圧を評価する電子回路を必要とする。

例えばホール発生器のようなセンサはわずか数ｍＶまたは数μＶの電圧しか供給 しないので、増幅回路が必要である。増幅回路は一般にアナログ特性に関係する かぎりＭＯ３技術より優れているバイポーラ技術によって構成される。特に評価 された温度において、ＣＭＯＳ技術の利用は例えばラッチアップ免疫性に関する 考慮に入れるべき問題を伴う。しかしながら、「より知能性の高い」センサを製 造するために、デジタル技術によってセンサを集積することが望ましい。これが 本発明の目的である。別の目的は−５０乃至１９０℃の広い温度範囲に対するＣ ＭＯＳ技術のセンサを提供することである。

これらの目的は請求の範囲に記載された本発明によって達成される。

本発明の基本的なアイデアは基体の背面を介して負のバッテリ電圧を供給するこ と、すなわち基体を直接接地に接続することによって高温度でＣＭＯ３回路に生 じたラッチアップを阻止することであり、それ故、基体抵抗は回路の接地接続部 と負のバッテリ電圧の間に位置されている。この抵抗を横切る電圧降下は寄生的 ４層構成部分の゛トリガーを不可能にする。

別の利点は一般的に接地接続部の上側に必要な領域か能動構成部分に利用できる ことである。それ故、小さいチップの寸法を得ることができる。しかしながら、 基体抵抗において、スイッチングパルスまたはスイッチング電流が入力に応答し て生じる。本発明による解決法は接地接続部の電位に関連しない入力信号のみと 関係することができる。そのような信号源はホールセンサのような大半のセンサ または対称的ＥＣＬ出力のような対称的外部信号源である。

さらに、ライン出力の応答は基体を介して直接性われることが可能である。これ を回避するために、アナログおよびデジタルサブ回路の接地リードの分離が必要 である。例えばできるだけ小さく基体抵抗を調節するために、薄い高抵抗エピタ キシアル層を有する低い抵抗の基体が使用される。チップ領域を節約するために 、特別の回路領域が他の領域と別々に接地されるならば、チップの縁部における スクライブラインの残余は接地に接続するために使用されることができる。

任意の静電放電に対して保護するために、ＰＮツェナーダイオードまたは基体Ｐ ＮＰトランジスタのような保護構造が設けられ、この場合、チップ上の金属接続 部に接続されないで、接続パッドまたは供給リードと接地接続部の間に挿入され る。

パッケージ、圧力、および温度効果は抵抗の変化および電流の漏洩をもたらし、 アナログ回路またはセンサの動作を強く妨害する可能性がある。したがって、広 い温度範囲を利用できるようにするために、センサは軸対称に配置され、パッケ ージによって生成された斜め応力に対して保護されなければならない。すなわち 補償されなければならない。例えばホール発生器はチップの中心に配置されるこ とが望ましい。同様の要求は増幅器の入力段にも必要とされる。さらに、プラス チックパッケージと接続されている金属またはポリシリコン接続部はチップ表面 に圧力を与え、センサの故障を生じさせる可能性がある。したがって、同様の対 称的配置によって可能である入力トランジスタまたはセンサによるそのような接 続部の交差は回避される。

本発明を添付図面を参照してさらに詳細に説明される。

図１はリードフレームの対応する部分に配置され接続された半導体チップの概略 斜視図である。

図２は図１の装置の等価回路を示す。

図３は各サブ回路の接地リードの分離を示す。

図４は保護構造を挿入された図２の等化回路を示す。

図５は保護構造の構成を示す。

図６ａは外部信号源が応力を避けるように配置される方法を示す。

図６ｂはホール発生器の対応する対称形態を示す。

図１は接地接続部３に導電的に取付けられた基体の背面を有する半導体チップ１ を概略的に示す。その接続パッドｐｄは接続ワイヤ５によって接続ストリップ６ に接続される。基体２に構成された回路は図を簡略するために示されていない。

チップ縁部におけるスクライブライン４の残余の部分は接地点と絶縁されたサブ 回路を設置するために使用されることができるので、スペースがチップの表面で 節約される。

図２は図１の装置の等価回路を示す。電源電圧ＶＤＤに接続されているホール発 生器ｈｇの出力は差動増幅器ｄｖに供給され、その出力は電界効果トランジスタ ｆｌのゲートに結合され、そのドレイン・ソース通路は接続パッドｐｄから抵抗 ｒ３を通って接地電位Ｖ　に接続される。ソース電極と抵抗ｒ３の接続点は８！ 抵抗ｒ２の１端部に接続され、抵抗「２の他端部は差動増幅器ｄｖの制御入力部 に結合され、それは抵抗ｒｌを通って接地される。

交差結合を避けるために、抵抗の値はｒ２がｒｌおよびｒ３より充分に大きいと いう条件を満たすように選定されなければならない。

図３は図２の１実施例の回路の一般的な原理を示す。２つの対称的な信号源ｓｌ 、ｓ２の出力はデジタル部分ｄ１および出力段ａｕが後続するアナログ部分ａｎ に供給される。図示された抵抗に対して、図２と同様に適用される。すなわち各 抵抗ｒｌ、ｒ２の値はｒ３より小さく、各抵抗ｒ３．ｒ４の値はｒ２’　よりも 小さい。

図４は供給ラインＶＤＤと接地接続部Ｖｓｓの間、および接続バッドｐｄと接地 接続部Ｖ　の間に挿入された２つの付加的なＳ 保護構造（保護ダイオードｘｄ）を除いて図３に対応する。

図５は保護ダイオード１ｄのような構造の断面図の１例を示す。ｐ型基体２は接 触抵抗を減少するために底部分において高濃度にドープ（ｐ　）される。基体２ の上面から、基体２と同じ導電型の高濃度ドープされた層７および反対の導電型 の高濃度にドープされた層８が基体２に形成される。これらの２つの層７．８は 低濃度にドープされたｎ−型絶縁領域９によって包囲されている。基体の表面は アルミニウム接続層１１の接触孔を含む絶縁層ｌＯによって被覆され、接触孔は 層８に導かれる。通常のように、第２の絶縁層１２は接続層上に配置される。

図６ａはブリッジ回路において接続された４つの等しい値の抵抗からそれぞれ構 成された２つの対称的信号源による応力補償を示す。一定圧力ラインを矢印Ｉ１ １，１１２によって示す。

圧力が抵抗値を減少させると仮定すると、抵抗ｒ５は減少するので、ブリッジ点 ｂ５は負の方向に変化され、一方ブリッジ点ｂ６は正の方向に引張られる。右側 にあるブリッジ回路の反転極性、すなわちブリッジ点ｂ２における負の極性およ びブリッジ点ｂ４における正の極性によって、反転効果が生成される。

したがって、補償のために、ブリッジ点５，７およびブリッジ点６．８は共に接 続されなければならない。

図６ｂは例えばホール発生器のようなセンサの応力補償された装置を示す。その 上方部分は図４の右側に示されたブリッジに対応し、その下方部分は左側に示さ れたブリッジに対応する。矢印によって示されたようなブリッジの不平衡を生じ る応力はブリッジ点５’　、　？’　およびブリッジ点６’　、　８’　を相互 接続することによって補償される。

Ｆｉｇ、　２

Claims (7)

【特許請求の範囲】
1. １．半導体チップ上に構成された回路は半導体チップの基体を介して接地接続部 に接続され、入力信号が接地接続部の電位に関係しないＣＭＯＳ技術のモノリシ ック集積センサ回路。
2. ２．入力信号はチップ上に集積されたホール発生器によって発生されることを特 徴とする請求項１記載のセンサ回路。
3. ３．入力信号は外部の対称的な信号源から供給されることを特徴とする請求項１ 記載のセンサ回路。
4. ４．アナログおよびデジタルサブ回路の接地リードは互いに分離されていること を特徴とする請求項２または３記載のセンサ回路。
5. ５．保護構図が接続バッドと接地接続部の間および供給ラインと接地接続部の間 に挿入されていることを特徴とする請求項１乃至４のいずれか１項記載のセンサ 回路。
6. ６．増幅器のセンサまたは入力段は軸対称的に配置され、金属またはポリシリコ ンの接続によって軸方向のみに対称的に交差されることを特徴とする請求項１乃 至５のいずれか１項記載のセンサ回路。
7. ７．スクライブラインはサブ回路に接触部を形成するために使用されることを特 徴とする請求項１乃至６のいずれか１項記載のセンサ回路。